[发明专利]半导体器件的线的形成方法

说明书

技术领域

本发明一般涉及半导体器件，更具体涉及半导体器件的线的形成方法，其中该方法可降低线的电阻。

背景技术

通常，由于半导体器件的线宽越来越窄并且其集成度增加，因此所需线宽不能通过采用传统反应性离子蚀刻(RIE)过程的线形成方法来满足。因此，已经广泛使用采用嵌入式(damascene)方法的线形成方法。

当采用嵌入式方法的线形成方法时，线材料必须沉积和间隙填充在沟槽中形成的图案区域中并且接触形式与使用RIE方法时不同。

在半导体器件中，钨(W)通常用作用于主要线材料的导电层。在W的情况下，使用WF₆作为沉积气。因此，有必要在W形成前，利用电阻相对高于W的TiN、TaN、TiW等来沉积阻挡金属层。近来，由于线小型化的影响，导致通常采用通过具有良好的阶梯覆盖性的化学气相沉积(CVD)方法来形成TiN。

此外，通常在TiN层形成后才形成用于欧姆接触的TiSi_x，并且沉积Ti层(即附着层)以改善附着性。

需要在沉积W(即用于主要线材料的导电层)之前，使Ti/TiN层沉积至给定厚度或更厚。然而，在实际线结构中，Ti/TiN层占据大部分的厚度。具体而言，嵌入式方法包括在已经形成的沟槽中形成Ti/TiN层和W层，这与RIE方法不同。因此，Ti/TiN层具有3D结构。这使得Ti/TiN层构成大部分厚度。

而且，由于线结构变得更微细，因而Ti/TiN层占据更多厚度，从而导致W(即用于主要线材料的导电层)的沉积和间隙填充失败。因此，因为用于主要线材料的导电层体积减小、在用于主要线材料的导电层内形成空隙等原因导致产生问题。结果，线电阻增大，因而器件的电特性劣化。

改善用于主要线材料的导电层的间隙填充特性和电特性的最方便和最保险的方法是降低阻挡金属层的厚度，从而减少用于主要线材料的导电层的重量。但是，如果阻挡金属层的厚度低于临界厚度，则失去阻挡金属层的原有效果；因而产生由用于沉积W(即用于主要线材料的导电层)的WF₆引起的电阻增大的问题、WF₆气体渗透至半导体衬底中的“F附着”问题、Ti层和WF₆相互爆炸性反应的“W火山”问题等等。

例如，沟槽的斜度必须设定为恒定值，并且阻挡金属层的厚度必须设定为临界值或更大。因此，需要改善用于主要线材料的导电层自身的电阻率的方法。

发明内容

因此，本发明专注于上述问题，并提供一种形成半导体器件的线的方法，其中在用于主要线材料的导电层形成后才形成无定形硅化物层或无定形TiSiN层，以在随后产生晶核时分配用于形成导电层的晶核，并减小在其上形成的导电层的电阻率，由此减小线的电阻。

根据一个方面，本发明提供一种形成半导体器件的线的方法，包括在半导体衬底上形成无定形硅化物层和在无定形硅化物层上形成线导电层的步骤。

该方法还包括以下步骤：在形成无定形硅化物层之前，在半导体衬底上形成附着层和在附着层上形成阻挡金属层。附着层优选由Ti形成，阻挡金属层可使用例如TiN、TaN和TiW之一形成。

该方法还包括在形成无定形硅化物层之后，在附着层和半导体衬底的界面上形成欧姆接触层的步骤。欧姆接触层是由于附着层的金属离子和半导体衬底的硅离子通过热处理过程相互反应而形成的金属硅化物层。

用于形成欧姆接触层的热处理过程优选通过快速热处理(RTP)方法在600℃-900℃温度下进行10秒-30秒。

无定形硅化物层优选是无定形WSi_x层。无定形WSi_x层可使用SiH₄和WF₆作为源气体而形成。

同时，无定形硅化物层优选使用化学气相沉积(CVD)法、原子层沉积(ALD)法和物理气相沉积(PVD)法中的一种来形成。当采用CVD法时，无定形硅化物层优选形成的厚度。当采用ALD法时，无定形硅化物层优选形成的厚度。

线导电层优选通过在无定形硅化物层或TiSiN层上生成W晶核和使用H₂和WF₆通过CVD法和PVD法之一沉积W而形成。

附图说明

图1是示出PVD W的电阻率Rs-下层厚度的图；

图2A-2D是示出形成根据本发明第一实施方案的半导体器件的线的方法的截面图；