[发明专利]电感器结构及集成电路结构

说明书

技术领域

本发明涉及一种电感器(inductor)结构，尤其涉及一种形成于半导体集成电路中的电感器结构。

背景技术

在半导体工业中，直接制作于硅基材上的电感元件已被广泛地使用在许多CMOS射频电路上，诸如低杂讯放大器或低噪放大器(low-noiseamplifier)、电压控制振荡器(voltage-controlled oscillator)以及功率放大器(power amplifier)等。传统的电感元件通常被设计成类似螺旋形状(spiralshape)等形式，并利用溅镀及蚀刻等半导体工艺步骤形成在基材表面上。

图1显示一现有的半导体集成电路上的电感器，是利用半导体集成电路的内连线结构(interconnection structure)工艺所制得。图2显示图1中A部分的立体图。此现有的电感器10为平面螺旋状，包括一金属层12、一组介层插塞14、及一金属层16(在图1中未显示)。金属层12是在形成集成电路中最上层的金属内连线层中的金属内连线时，同时所制得，位于金属内连线层的介电层18(在图2中未显示)中。金属层16是在形成前一层的金属内连线层中的金属内连线时，同时所制得。介层插塞14位于金属层12与16之间，与二者电连接，是由填充于介层洞的金属所构成，具有多个，例如形成二排的排列，平行排列于金属层12的下方。介层插塞(via plug)14是在形成金属内连线的插塞时，同时制得。现有的技术，使用多个介层插塞14平行排列于金属层下方。这样的结构，经由多个介层插塞的设计，增加电感线圈(coil)的表面积，以增加品质因数。

因为电感器利用最上层的内连线层，与最上层的内连线同时制得，因此，二者的厚度相同。于目前的0.18μm工艺中，最上层的金属内连线厚度是20,000，使得电感器在此层的金属层厚度亦随之如此厚，致使电感线圈所需的宽度及间隔变大。目前的宽度约在1.2μm，及间隔约在1.0μm。使得如此所制得的电感器尺寸相对的大，占用太多面积。

电感品质的好坏是采用品质因数Q(quality factor，Q)来判断。Q可以下列式(I)表示：

Q=ωLR---(I)]]>

其中，ω与施加于电感器的信号频率有关，L为此电感器的电感，R为此电感器的电阻。R值越小，Q越大。希望Q值越大越好，其中一种方式是降低R值以增加Q值。若使用较大线径的导线绕制线圈，则可减少R值。因此，在利用半导体集成电路的内连线结构制造电感时，使金属层厚度越厚，则电阻越小。

然而太厚的金属层，除了有上述因宽度及间隔需求较大的缺点外，太厚的金属层也易使得当在它下层的介层洞插塞在截面积太小时，电感器的线圈易倒塌。因此，以现有的电感器结构而言，虽然希望增进电感线圈金属层厚度(即，最上层的金属内连线的厚度)以降低电阻，但也希望能降低最上层的金属内连线的厚度(即，电感线圈金属层厚度)以降低电感线圈的宽度及间隔以及避免电感器线圈易倒塌，因此有所冲突。

再者，当使用成排的介层插塞排置于金属层下面时，若其中有一个介层插塞毁损不通电，对电感器的电性多少有所影响。

因此，仍需要有一种较佳的电感器结构以解决上述问题。

发明内容

因此，本发明的目的是提供一种电感器结构，特征在于利用最上层的内连线层及其下方的内连线层间介电层整体空间制作电感线圈，如此既降低内连线层厚度，而减少线圈宽度及间隔，亦有相当于增加电感导线截面积的功效，可降低电阻，获得较高的Q值。

依据本发明的电感器结构，位于一半导体基底中，半导体基底包括有一最上层的内连线位于一第一介电层中、一第二介电层位于第一介电层的下方、及至少一介层洞位于第二介电层中而填有一插塞与最上层的内连线电连接。电感器结构包括有下列。一第一导电层，螺旋状，位于第一介电层中，具有与最上层的内连线相同的材料。以及，一第二导电层，填入于一位于第二介电层中的沟渠状开口(trench opening)中，位于第一导电层下方，以顶部与第一导电层底部连接，具有的螺旋形状与第一导电层的螺旋状相同，并具有与插塞相同的材料。