[发明专利]半导体元件、互补金属氧化物半导体元件及其形成方法

说明书

技术领域

本发明涉及一种集成电路元件及其形成方法，且特别涉及一种半导体元件、互补金属氧化物半导体元件及其形成方法。

背景技术

在集成电路元件的发展过程中，通过缩小元件的尺寸可达到高速操作和低耗电量的目的。然而，由于目前缩小元件尺寸的技术遭受到工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。

因此，有人提出在晶体管的通道区利用应变(strain)控制的方式，来克服元件缩小化的极限。目前一种利用应变控制方式增加元件效能的方法是，在晶体管元件上形成应力层，以使此元件的沟道区产生应变来改变硅(Si)晶格的间距，以增加电子或空穴的迁移率(mobility)，从而提高元件的驱动电流。而且，运用所谓的选择性应变技术(selective strain scheme，SSS)可同时改善P型晶体管以及N型晶体管的驱动电流。选择性应变技术就是，在N型晶体管上形成可用做接触窗蚀刻终止层(contact etching stop layer，CESL)的一层高受拉(tensile)的氮化硅层，以使其通道区产生张应变而提高电子的迁移率；而在P型晶体管上形成可当作CESL的一层高受压(compression)的氮化硅层，以使其通道区产生压应变而提高空穴的迁移率。

虽然，目前使用选择性应力技术可提高P型及N型晶体管的驱动电流，但是技术上仍然存在有一些问题。举例来说，在接触窗开口蚀刻工艺的应力层蚀刻阶段，为了确保不会有氮化硅残留在接触窗开口中，通常会进行过度蚀刻(over-etching)，而容易造成晶体管的间隙壁的损伤(damage)。此问题往往会使得元件的可靠度(reliability)降低，且会影响元件的驱动电流而降低元件效能(performance)的均一性(uniformity)。

为避免上述间隙壁损伤的问题，可在应力层形成前，形成覆盖整个晶体管的衬层以保护间隙壁。然而，这种衬层却会使P型晶体管因形成应力层而得到的驱动电流增益(I_on gain)大为降低。

发明内容

本发明的目的就是在提供一种半导体元件的形成方法，能够避免间隙壁产生损伤而导致元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的再一目的是提供一种半导体元件，能够避免元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的又一目的是提供一种互补金属氧化物半导体元件的形成方法，能够避免元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的另一目的是提供一种互补金属氧化物半导体元件，能够避免元件可靠度与效能均一性不佳的问题，且可提高防止元件的驱动电流增益降低。

本发明提出一种半导体元件的形成方法，首先在基底上形成晶体管，此晶体管包括基底上的栅极结构、栅极结构侧壁的间隙壁与栅极结构两侧的基底中的源/漏极区。接着，在基底上方形成衬层，其顺应性地覆盖住晶体管。之后，移除部分衬层，以在晶体管的间隙壁上形成衬层间隙壁。接着，在基底上方形成应力层，其覆盖晶体管与衬层间隙壁。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的移除部分衬层的方法例如是进行蚀刻工艺。蚀刻工艺例如是湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。

依照本发明的实施例所述，上述的应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，可对应力层进行掺杂步骤或回火步骤，以调整应力层的应力值。

依照本发明的实施例所述，当上述的晶体管为P型晶体管时，则应力层为压应力(compressive stress)层。

依照本发明的实施例所述，当上述的晶体管为N型晶体管时，则应力层为张应力(tensile stress)层。

本发明另提出一种半导体元件，此半导体元件包括基底、晶体管、衬层间隙壁以及应力层。晶体管配置在基底上，包括基底上的栅极结构、栅极结构侧壁的间隙壁，以及栅极结构两侧基底中的源/漏极区。衬层间隙壁配置于晶体管的间隙壁上。应力层配置于晶体管与衬层间隙壁上。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，当上述的晶体管为P型晶体管时，则应力层为压应力层。