[发明专利]监视计时器致能电路及其方法

说明书

技术领域

本发明涉及一种监视计时器，特别是涉及一种监视计时器致能电路及其方法。

背景技术

软件执行的稳定度对任何工作平台(work platform)来说都是很重要的基本要求。然而，像微处理器当机(crash)或程序执行出问题等却也常常是使用者最常碰见的问题。因此，需要在微处理器中设置监视计时器(watchdogtimer)，来防止微处理器执行应用程序时，发生问题，即应用程序跳到未知的地方或无法跳出无穷循环等。

当微处理器正常地执行应用程序时，监视计时器不会计数到终值，且会在计数到终值前，清除计数内容，使监视计时器重置到初值，因此不会输出重置信号来重置微处理器。当微处理器在执行应用程序发生问题时，监视计时器则会发生溢位，并输出一个重置信号使系统重置，使微处理器恢复正常工作，此即为热重置(warm reset)。

在过去，设计者会在微处理器中设置一个监视计时器致能电路来致能监视计时器，以重新启动系统。然而，过去的监视计时器致能电路仅靠一个硬件控制单元所输出的一个位的硬件致能信号来致能或失能。当微处理器系工作在有噪声的环境中时，硬件致能信号很容易受到干扰而由致能变成失能，因此造成微处理器无法恢复正常工作。

发明内容

本发明所要解决的问题在于，提供一监视计时器致能电路及其方法，以结合硬件致能方法及软件致能方法，来增加防止微处理器因外在环境因素造成监视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。

为了实现上述目的，本发明公开了一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，包括：

一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；

一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及

一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号致该控制及运算电路，来决定该致能控制信号的状态。

所述硬件控制单元还进一步包括：一存储单元，用以预先储存一硬件致能值；以及一硬件缓存单元，用以根据一第一频率信号来读取该硬件致能值，其中，该第一频率信号为该硬件缓存单元的工作频率。

所述存储单元为一一次可编程存储单元。

所述存储单元为一可抹除程序化只读存储器。

所述硬件缓存单元为一触发器。

所述硬件控制单元还包括至少一缓冲电路，用以缓冲该硬件致能值。

所述软件控制单元进一步包括：

多个软件缓存单元；以及

一译码单元，连结于该些软件缓存单元，用以根据所述软件缓存单元所输入的多个软件致能值，来决定该软件致能信号的状态。

所述软件缓存单元为触发器。

所述译码单元进一步包括：

至少一个反向电路，连结于部分的所述软件缓存单元，用以将部分的所述软件致能值反向；及

一致能控制电路，连结于所述反向电路及部分的所述软件缓存单元，用以根据所述反向电路及部分的所述软件缓存单元的输出，来控制该软件致能信号的状态。

所述致能控制电路为一与非门。

所述控制及运算电路由至少一逻辑电路所组成。

本发明还公开了一种监视计时器的致能方法，包括：

启动硬件致能，并撷取至少一预先设定的硬件致能值，以产生一硬件致能信号，来决定一致能控制信号；

启动软件致能，并接收一系统内的多个数据线所提供的多个软件致能值，以产生一软件致能信号，来决定该致能控制信号；以及

根据该致能控制信号，致能该监视计时器，以进行系统重置。

所述的监视计时器的致能方法进一步包括，根据一第一频率信号来撷取该硬件致能值，以产生该硬件致能信号。

所述于启动硬件致能的步骤进一步包括，根据该第一频率信号来撷取该硬件致能值后，缓冲该硬件致能值，以产生该硬件致能信号。

所述第一频率信号为暂存该硬件致能值所需的工作频率，且由系统进行电源重置时所产生。

所述硬件致能值预先储存在一存储单元内。

所述于启动软件致能的进一步包括，根据一第二频率信号来接收该些软件致能值，并进行译码，来产生该软件致能信号。

所述启动软件致能的步骤进一步包括，将部分的所述软件致能值反向后，配合另一部份的所述软件致能值，以完成译码动作，产生该软件致能信号。