[发明专利]用于分栅结构闪存的浮栅制作方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺方法，尤其涉及一种用于分栅结构闪存的浮栅制作方法。

背景技术

现有分栅结构闪存中，通常使用LOCOS(硅的局部氧化)来形成浮栅的尖端。LOCOS工艺一般包括如下步骤：步骤1，在多晶硅上淀积氮化硅薄膜，然后光刻并干法刻蚀氮化硅；步骤2，用热氧化法在未覆盖氮化硅的多晶硅上形成二氧化硅，然后用湿法刻蚀去除氮化硅；步骤3，干法刻蚀未被二氧化硅覆盖的多晶硅制成浮栅；步骤4，生长多晶硅之间的氧化层，淀积好准备作控制栅的多晶硅，光刻并干刻多晶硅制成控制栅，从而形成分栅结构。由于该方法中对尖端形状造成影响的步骤较多，不容易对尖端进行优化，且擦除效率容易受到工艺波动的影响而变低。

发明内容

本发明要解决的技术问题是提供一种用于分栅结构闪存的浮栅制作方法，采用该方法形成的浮栅尖端形状不受其它步骤影响，工艺易于优化和控制，且擦除效率得到提高。

为解决上述技术问题，本发明提供一种用于分栅结构闪存的浮栅制作方法，包括如下步骤：步骤1，在多晶硅上淀积氮化硅薄膜，然后光刻并干法刻蚀氮化硅；步骤2，淀积二氧化硅以覆盖暴露出的多晶硅，再用CMP方法去除多余的二氧化硅，用湿法刻蚀去除氮化硅；步骤3，干法刻蚀未被二氧化硅覆盖的多晶硅制成浮栅；步骤4，生长多晶硅之间的氧化层，淀积好准备作控制栅的多晶硅，光刻并干刻多晶硅制成控制栅，从而形成分栅结构。在步骤1和步骤2之间增加步骤：在氮化硅被刻去的区域用各向同性的干法刻蚀条件少量刻蚀多晶硅，然后用热氧化法生长二氧化硅薄膜。

和现有技术相比，本发明具有以下有益效果：为了避免过多工艺步骤对浮栅形状的影响，本发明采用干法刻蚀形成浮栅尖端，尖端形状不受其它步骤的影响，擦除效率得到提高，工艺也较为稳定和易于控制及优化。

附图说明

图1是本发明实施例中步骤1完成后的浮栅结构示意图；

图2是本发明实施例中步骤2完成后的浮栅结构示意图；

图3是本发明实施例中步骤3完成后的浮栅结构示意图；

图4是本发明实施例中步骤4完成后的浮栅结构示意图；

图5是本发明实施例中步骤5完成后的带有浮栅的分栅结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

本发明一种用于分栅结构闪存的浮栅制作方法，包括如下步骤：

步骤1，在淀积好准备作浮栅的多晶硅(Poly)上淀积一层氮化硅(SiN)薄膜，然后光刻并干法刻蚀氮化硅，如图1所示；

步骤2，在氮化硅(SiN)被刻去的区域用各向同性的干法刻蚀条件少量刻蚀多晶硅，然后用热氧化法生长二氧化硅薄膜(SiO₂)，如图2所示；

步骤3，淀积二氧化硅(SiO₂)以覆盖暴露出的多晶硅(Poly)，再用CMP(化学机械研磨)方法去除多余的二氧化硅，用湿法刻蚀去除氮化硅，如图3所示；

步骤4，干法刻蚀未被二氧化硅(SiO₂)覆盖的多晶硅(Poly)，如图4所示；

步骤5，生长多晶硅(Poly)之间的氧化层，淀积好准备作控制栅(CG)的多晶硅；光刻并干刻多晶硅制成控制栅，从而得到带浮栅(包括浮栅尖端)的分栅结构，如图5所示。

采用本发明方法制作的浮栅用于分栅结构闪存，这种闪存采用带尖端的多晶硅作为浮栅，浮栅尖端被控制栅覆盖。擦除时源漏接低电压，控制栅接高电压，浮栅里的电子受浮栅周边尖端附近高电场的作用隧穿通过浮栅和控制栅之间的氧化层流向控制栅。多晶硅浮栅用各向同性干法刻蚀与局部氧化定义，再把氧化区以外的多晶硅刻蚀掉，从而得到尖锐的浮栅周边，该浮栅尖端的形状不受其它步骤影响，工艺易于优化和控制，且擦除效率得到提高。