[发明专利]一种用CPU同时加载多片FPGA的方法

权利要求书

1.一种用CPU同时加载多片FPGA的方法，用于包括单片或多片FPGA及CPU的系统，其特征在于，包括：

步骤一，通过对多片FPGA的加载比特流文件进行合并处理生成一FPGA加载文件；

步骤二，对所述CPU的地址总线进行逻辑扩展得到加载所述多片FPGA所需的寄存器和锁存器；及

步骤三，所述CPU读取所述FPGA加载文件到所述CPU的扩展内存并通过控制所述寄存器和所述锁存器产生加载时序对所述多片FPGA或所述多片FPGA中一片FPGA进行加载。

2.根据权利要求1所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤一具体为：

步骤11，当所述FPGA的个数为N时，将所述N个FPGA的加载比特流文件按照最大/长的加载比特流文件进行扩展，将小/短的加载比特流文件后面补零，使所述N个FPGA的加载比特流文件大小/长度一致；N为大于等于2的自然数；

步骤12，将第一个到第N个所述FPGA的加载比特流文件的第零个比特取出，串成另一比特流，取出第一个比特的数据设置于所述另一比特流后，并将第二个比特至第N个比特的数据都以所述第一个比特设置方式进行设置，从而生成所述FPGA加载文件。

3.根据权利要求1或2所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤一中，还包括一对所述FPGA加载文件进行文件压缩处理的步骤。

4.根据权利要求1或2所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤二中，所述寄存器包括：一编程通知寄存器、一时钟寄存器及一数据寄存器，所述锁存器包括一编程响应锁存器及一编程完成指示锁存器，其中，所述寄存器用于所述CPU对FPGA加载进行写操作，所述锁存器用于所述CPU在FPGA被加载时读取FPGA状态。

5.根据权利要求4所述的用CPU同时加载多片FPGA的方法，其特征在于，所述寄存器的位宽的数值不小于所述多片FPGA的片数。

6.根据权利要求4所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤三中，在所述CPU读取所述FPGA加载文件到所述CPU的扩展内存的步骤之后，还包括一判断所述FPGA加载文件是否为压缩文件的步骤，若是，则对所述FPGA加载文件进行解压缩处理。

7.根据权利要求5或6所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤三中，由所述CPU通过控制所述寄存器和所述锁存器产生加载时序对所述多片FPGA进行加载的步骤具体为：

步骤71，先对所述编程通知寄存器写入一通知低脉冲，通知所述FPGA即将进行加载操作，所述FPGA向所述编程响应锁存器响应一低脉冲；

步骤72，所述CPU读取所述低脉冲并在所述数据寄存器写入所述FPGA加载文件并通过写所述时钟寄存器产生加载所需的时钟；及

步骤73，根据所述时钟，当所述FPGA加载文件写完后，向所述编程完成指示锁存器输出一高电平，所述CPU读所述编程完成指示锁存器并在读到所述高电平时完成加载并返回一FPGA加载成功消息。

8.根据权利要求7所述的用CPU同时加载多片FPGA的方法，其特征在于，所述数据寄存器输出的每个比特对应一个所述FPGA，所述编程响应锁存器、所述编程完成指示锁存器的每个比特分别对应一个所述FPGA。

9.根据权利要求5或6所述的用CPU同时加载多片FPGA的方法，其特征在于，所述步骤三中，由所述CPU通过控制所述寄存器和所述锁存器产生加载时序对所述多片FPGA中一片FPGA进行加载的步骤，具体为：

步骤901，对所述编程通知寄存器写操作时，在该片FPGA的位上写入一通知低脉冲，通知该片FPGA即将进行加载操作，该片FPGA向所述编程响应锁存器响应一低脉冲；

步骤902，所述CPU读取所述低脉冲并在所述数据寄存器写入所述FPGA加载文件并通过写所述时钟寄存器产生加载所需的时钟；及

步骤903，根据所述时钟，当所述FPGA加载文件写完后，向所述编程完成指示锁存器输出一高电平，所述CPU读所述编程完成指示锁存器并在读到所述高电平时完成加载并返回一FPGA加载成功消息。