[发明专利]芯片封装制造方法及其结构

说明书

技术领域

本发明是有关一种芯片封装制作方法及其结构，特别是一种具薄型特性的芯片封装制造方法及其结构。

背景技术

半导体科技随着计算机与网络通讯等产品功能急速提升，必需具备多元化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功率、高密度、轻、薄与微小化等高精密度工艺发展，除此之外，电子封装(ElectronicsPackaging)仍需具备高可靠度、散热性佳等特性，以作为传递信号、电能，以及提供良好的散热途径及结构保护与支持等作用。

薄型化衬底不但在制作上困难度高，印刷电路板厂或导线架工厂若非增购或汰换设备，旧有设备制作不易改善变形的困扰，同样的问题也在封装过程中发生。成品厚度在0.1mm以下便不易突破。

发明内容

为了解决上述问题，本发明目的之一是提供一种芯片封装制作方法及其结构，其是利用衬底做为支撑组件，以将封装组件一一设置于其上，再于其后的步骤中将衬底移除，使得封装程序较稳固，且提高封装过程中的成品率与可靠度，更因具薄型的特性，而可运用于多元化、可移植性与轻薄微小化的电子组件。

本发明目的之一是提供一种芯片封装制造方法及其结构，其可不断依序向上堆栈而形成一堆栈结构，以制作成多层电路板，具有多用途，可适用于多种半导体封装。

本发明目的之一是提供一种降低芯片封装结构高度的衬底，其可提供一厚度薄至数微米的衬底，相对于目前衬底厚度为数百微米，可大幅降低整体封装厚度。

本发明目的之一是提供一种双面制造双面封装的衬底，其可提高产量、设备利用率进而降低生产成本。

为了达到上述目的，本发明一实施例的芯片封装结构制造方法，包括：提供一衬底；分别设置一第一屏蔽及一第二屏蔽于衬底的上表面及下表面，其中第一屏蔽为图案化屏蔽以暴露出部分衬底；形成至少一导电层于暴露出的衬底，且于导电层上可区分为多个芯片座及多个导电连接点；移除第一屏蔽及第二屏蔽；进行一芯片封装程序；以及移除衬底。

为了达到上述目的，本发明的一实施例的芯片封装结构，包括：一衬底；多个芯片座，设置于衬底的上表面；多个导电连接点，设置于每一芯片座的周缘，其中芯片座及导电连接点是由至少一导电层所形成；至少一芯片，设置于每一芯片座，并与导电连接点电性连接；以及一封装胶体，包覆芯片与导电连接点。

为了达到上述目的，本发明又一实施例的芯片封装结构制造方法，包括：提供一衬底；分别设置一第一屏蔽及一第二屏蔽于衬底的上表面及下表面，其中第一屏蔽及第二屏蔽为图案化屏蔽以暴露出部分衬底；形成至少一导电层于暴露出的衬底，且于导电层上可区分为多个芯片座及多个导电连接点；移除第一屏蔽及第二屏蔽；进行一芯片封装程序；以及移除衬底。

为了达到上述目的，本发明的又一实施例的芯片封装结构，包括：一衬底；多个芯片座，设置于衬底的上表面及下表面；多个导电连接点，设置于每一芯片座的周缘，其中芯片座及导电连接点是由至少一导电层所形成；至少一芯片，设置于每一芯片座，并与导电连接点电性连接；以及一封装胶体，包覆芯片与导电连接点。

附图说明

图1A～图1I为本发明的第一实施例的芯片封装工艺的各步骤的结构剖视图。

图2A～图2F为本发明的第二实施例的芯片封装工艺的各步骤的结构剖视图。

图3A～图3K为本发明的第三实施例的芯片封装工艺的各步骤的结构剖视图。

图4A～图4K为本发明的第四实施例的芯片封装工艺的各步骤的结构剖视图。

图5A～图5M为本发明的第五实施例的芯片封装工艺的各步骤的结构剖视图。

符号说明：

10，12衬底

13沟渠

20，22第一屏蔽

21，23第二屏蔽

24，26第三屏蔽

25，27第四屏蔽

30，32导电层

40，42黏着层

50，52芯片

60，62封装胶体

70，72引线

80，82凸块

90，92金属层

100，101，102，104，106芯片封装结构

具体实施方式

底下借由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。