[发明专利]共享一组合寄存器文件的操作数存取端口的装置

说明书

技术领域

本发明关于计算机组织结构(computer organization)，特别是关于一种共享一组合寄存器文件(banked register file)的操作数存取端口(operand accessport)的装置。

背景技术

一个典型的多端口寄存器文件包括多个寄存器，每一寄存器具有多个读端口(read port)与至少一个写端口(write port)。指令解码器(instruction decoder)与此寄存器文件耦合，并且将多个指令封包(instruction packet)中的指令解码。通常，每一指令寄存器(instruction register)有两个读端口，以允许同时获取两个来源操作数(source operand)。在一个寄存器文件里的每一个寄存器组合成一个相对应的功能单元(functional unit，FU)。一个特长指令字(very longinstruction word，VLIW)处理器或一个超纯尺寸结构(superscalar structure)通常具有此种组织结构。

包含在传统特长指令字处理器里的寄存器文件通常是用来提升执行效率(execution efficiency)。在传统特长指令字处理器里，一个支持同时执行两个指令的寄存器文件具有四个读端口与两个写端口，因为大部分的指令有两个读操作数及一个写操作数。然而，传统的多端口寄存器文件可能消耗大量电源和晶片体的面积(die area)。所以当许多产品都使用此设计方式时，强调可携带式装置的低电源消耗的重点为需要创新的方式来减少存取寄存器文件的电源耗损。减少寄存器文件的电源消耗的方法之一为减少寄存器文件的读端口及写端口的数量。传统的方法是将寄存器文件分割成一奇数组库(oddbank)及一偶数组库(even bank)的两个寄存器组库。在每一组库里的寄存器可建构为具有两个读端口和一个写端口。在任一时间点，像这样的一个寄存器库只能够支持一个指令而非两个指令。不过，此两个寄存器组库可以同时支持两个指令，只要是此两个指令存取不同的寄存器组库。为了达到在一静态排序(static-scheduled)处理器(也就是特长指令字处理器)中的两个独立的指令存取不同寄存器文件组库的要求，利用一编译器(complier)或一智能型组译器(smart assembler)来执行此要求，将两个指令放在相同的平行执行指令封包(parallel execution instruction packet)里，去存取不同的寄存器组库。这种技术一般称为乒乓(Ping-Pong)寄存器文件。

图1为在计算机组织结构中，一种传统乒乓寄存器文件的一方块示意图。此乒乓寄存器文件利用6个2∶1多路复用器(multiplexer)来实现，这些多路复用器由一乒乓控制位来控制。如图1所示，功能单元1010和1011可以存取由寄存器文件1020和1021构成的一乒乓寄存器文件102。一乒乓位103控制多个多路复用器的运作，以确保正确地执行同时存取。利用此设计，例如以下两个分别由功能单元1010和1011所执行的指令I1和I2能够在相同指令封包中同时存取乒乓寄存器文件。在范例中，指令I1安排为使用偶数寄存器组库，而指令I2安排为使用奇数寄存器组库。

(I1)Add r0，r2-＞|(I2)Add r1，r4-＞r7。

虽然这种技术可以降低此寄存器文件的复杂度，然而可能降低程序的执行效率，大部分的时间是由于受到上述提及的限制。例如，如果被指令I2消耗的数据都驻留在此偶数寄存器组库里，则指令I1和I2无法于相同周期(cycle)中平行执行，并且指令I2必须至下一个周期去执行。如此可能会导致浪费周期，因为可能没有够多的指令可被安排在相同的周期中。

发明内容