[发明专利]延迟控制电路

说明书

技术领域

本发明涉及一种可调整信号延迟的延迟控制电路，并特别涉及一种可以分开控制信号的上升沿延迟时间及下降沿延迟时间的延迟控制电路。

背景技术

当高速数字传输接口在传送数据时，通常需要配合取样信号(例如时脉信号或闪频信号)的时序，作为接收端取样的依据。而传送端在传送数据时，须与取样信号保持一定的时序关系(例如依据取样信号的上升沿触发或是下降沿触发)，以保障能有最大的设定(setup)或保持时间裕度(time margin)。

在实际应用上，传送端或接收端需对取样信号做一些时间延迟的微调以保持时间裕度。在传统技术中，取样信号的延迟通常由延迟单元(programmable delay cell)或延迟锁定回路(delay lock loop)来实现。不论是延迟单元或延迟锁定回路，通常会对取样信号的上升沿与下降沿进行相同的延迟。也就是说，取样信号的上升沿延迟时间会等于下降沿延迟时间。

在某些只使用单一取样沿(上升沿或下降沿)的系统中，这样的设计是没有问题的。然而，在更高速的系统中(例如采用ATA接口中ULTRA DMA传输模式的系统或DDR SDRAM系统)，会同时使用取样信号的上升沿及下降沿作为数据传输的依据。因此，传统的延迟电路便很难同时兼顾上升沿及下降沿的时间裕度。

图1为根据传统技术的延迟控制电路的电路图。延迟控制电路200包括延迟单元212、214、与门222、或门224及选择器230。其中延迟器212与214组成延迟单元210。与门222与或门224组成信号调整调单元220。输入信号INT经由不同的延迟后(延迟单元212的延迟时间为DA+DB，而延迟单元214的延迟时间则为DB)，产生延迟输入信号DS1、DS2，并经由与门222输出上升沿延迟信号DRS，经由或门224输出下降沿延迟信号DFS。然后，选择器230则经由控制信号CS决定输出的信号为上升沿延迟信号DRS或下降沿延迟信号DFS。图2与图1主要的差异在于信号调整电路220与信号调整单元120，两者的电路结构不同。接下来以美国专利第6,424,197号进一步说明传统技术的延迟控制电路。

图2A为根据美国专利第6,424,197号的延迟控制电路的电路图。延迟控制电路100包括延迟单元110与信号调整单元120。延迟单元110根据控制信号DR[2:0]、控制信号DF[2:0]，输出延迟输入信号DS1、DS2至信号调整单元120。信号调整单元120经由逻辑运算后，产生经延迟过的输出信号OUT。其中，若比较电路122的输出为逻辑低电位，则输出信号OUT为延迟输入信号DS1、DS2进行“或”逻辑运算后的结果。若比较电路122的输出为逻辑高电位，则输出信号OUT为延迟输入信号DS1、DS2进行“与”逻辑运算后的结果。

图2A的电路架构虽可调整输入信号INT的延迟时间，但其信号调整单元120的电路架构较为复杂，且需考虑控制信号DR[2:0]、DF[2:0]。对于信号调整单元120中的比较电路122，因为其电路架构较为复杂(其电路架构请参照美国专利第6,424,197号)。所以，当利用信号调整单元120处理较高频率的输入信号INT时，其延迟时间愈难掌握。因为每一个逻辑门皆会影响输出信号OUT与输入信号INT之间的延迟时间。另外，信号调整单元120在处理输入信号INT时，其适用的工作范围(输入信号INT的频率，以及延迟时间的微调)也会受到控制信号DR[2:0]、DF[2:0]频率的限制。因为输出信号OUT是经由控制信号DR[2:0]、DF[2:0]与延迟输入信号DS1、DS2进行逻辑运算而得到的。

图2B为根据美国专利第6,424,197号的延迟单元的电路图。如图2B所示，利用多个缓冲器串接来延迟输入信号INT，每一个缓冲器输出不同延迟时间的输入信号INT。接着，经由图2C中的多工器，根据控制信号DR[2:0]、控制信号DF[2:0]，输出所需的延迟输入信号DS1、DS2。信号调整单元120根据延迟输入信号DS1、DS2，产生输出信号OUT。输出信号OUT则为延迟输入信号DS1、DS2进行“与”或者“或”逻辑运算后的结果。上述电路操作细节请参照美国专利第6,424,197号。