[发明专利]低压差动讯号接收装置

说明书

技术领域

本发明是关于一种低压差动讯号接收装置，特别是指一种可提升低压差动讯号(LVDS)传输品质及效率的低压差动讯号接收装置。

背景技术

近年来由于处理器运算速度越来越快，单位时间处理的资料量也日益增多，因此在计算机外设设备资料的传输，以及各式集成电路产品应用。这些都必须靠一个能大量传送和接收资料量的接口电路来完成。在数十公里，甚至数百公里以上的长距离传输方面，可以利用光纤作为传输的工具，可是在几十公尺甚至电路板上各芯片汇排流资料的传输，光纤传输就不切实际，因此必须靠缆线或是电路板上的传输线来收发数据。传统技术可藉由增加传输线数量来达到提高频宽与速率要求，但是受限于装置电路板面积、低功耗、降低生产成本、简化生产及组装流程等要求，更有效率之接口设计是有必要的。

低压差动讯号(Low Voltage Differential Signalling，LVDS)被广泛的使用在液晶显示器面版与影像控制IC间的视频接口上。LVDS最初是为了替代高功率ECL线性驱动技术而发展的。藉由降低功率，该技术可提高ECL的有限特性，如普通电源供电、高整合度与低成本IC封装的兼容性等。

LVDS为ANSI/TIA/EIA-644与IEEE 1596.3标准规格中所定义的实体层资料接口标准，但也被广泛称为RS-644。此标准只定义了驱动端输出(driver output)与接收端输入(receiver input)的电器特性，而未包括功能、协议、与电缆之特性等应用相关的定义。而LVDS在通信与显示接口皆已大量使用，替代了许多传统接口如RS-422、PECL(正向射极耦合逻辑)、与LV-PECL。LVDS的差分特性使其具有很强的噪音容限，不需要对驱动器和接收器的电源电压作任何限制。相较于其它接口，LVDS之优点包括(1)可用于低电压电源供应之环境、(2)产生之讯号具低噪声、(3)具有高抗噪声能力、(4)强健之传输讯号能力、(5)易于整合入系统芯片中。

随着各类电子装置向轻薄短小的趋势发展，从电路板到显示器的总线也要求越来越窄，但传输率必须更高。采用LVDS芯片组能解决此矛盾。对于电路板来说，可以取消以前必要的电阻和电容，降低了成本和空间。

LVDS虽具备以上优点，但在现有设计中存在难以突破的缺点。

一个LVDS连接埠由一时脉(Clock)差动线对及多组数据(DATA)差动线对所构成，在每个时脉周期，各数据信道将传输7位(Bit)的数据资料，为了接收器正确接收数据，在各数据信道中，时脉的边缘需要与数据比特流有良好的对齐。LVDS时脉/数据的时序，如图1所示。

而现有技术在低压差动讯号(LVDS)接收器的设计中，常见的方式是使用一个锁相回路(PLL)或延迟锁相回路(DLL)来产生7个周相时脉讯号，且使用各周相时脉从数据流中撷取相对应的数据位，这7个周相时脉讯号的边缘需要与相对应的数据位有良好的对齐。习用的低压差动讯号(LVDS)接收器架构，如图2所示。

现行低压差动讯号(LVDS)接收器的问题，在于各时脉与数据讯号通路的延迟时间受众多因素影响而有所不同，各通路上所具有的电子组件数目、种类及制造过程、电压变动等因素都会造成各组相对应的时脉与数据间不同的时序差异，这点容易造成取样时的错误，影响讯号传输品质，随着画素传输率提高更为明显。

为了克服画素传输率提高时伴随而来的大量取样错误，在现行低压差动讯号(LVDS)接收器的架构下，势必要针对时脉与数据通路不同的电子组件数目、种类及制造过程、电压变动等因素在电路布局上作对应的调整，才能兼顾画素传输率提高及讯号传输品质，然而这必须耗费生产者大量的时间与心力。

因此现有技术的低压差动讯号(LVDS)接收器架构下，想将画素传输率提高并兼顾讯号传输品质将是非常困难的。

本发明发明人鉴于上述现有技术所衍生的各项缺点及不足，乃亟思加以改良创新，并经多年苦心孤诣潜心研究后，终于成功研发完成本件低压差动讯号接收装置。

发明内容

本发明的目的即在于提供一种低压差动讯号接收装置，是可轻易提升画素的传输速率及品质。

本发明的次一目的即在于提供一种低压差动讯号接收装置，是可适用于各种显示器产品中。

本发明的又一目的即在于提供一种低压差动讯号接收装置，是具有适用范围广、传输稳定、成本低廉及使用寿命长等优点。

为达成上述发明目的，本发明所采用的技术方案是：一种低压差动讯号接收装置，其特征在于，该接收装置包括：