[发明专利]一种测试外壳电路及其设计方法

说明书

技术领域

本发明涉及集成电路芯片的可测试性设计技术领域，尤其涉及一种针对片上网络数据通路带宽设计的测试外壳电路及其设计方法。

背景技术

未来的系统芯片将在由数十亿晶体管组成的单个芯片上集成成百上千个芯核。这样的系统芯片将需要数十G比特每秒带宽的通信部件，为了满足上市时间的需求这些通信部件必须是可复用的。许多研究工作提出了使用交换网络作为系统芯片芯核互连的替代方案。这样的网络便被称为片上网络(NoC)，它可以满足未来系统的两个关键需求：可重复使用和可变带宽。近期许多研究表明，片上网络将成为未来系统芯核片上互连的最优方案。

如果使用片上网络作为系统的互连平台，由于在片上各个芯核之间都存在实际的连接，所以可以实现到达每个芯核的电气通路。在测试过程中复用这些通信资源作为测试访问机制的想法被提出，许多研究工作的结果表明，这种方法可以极大的缩短测试时间，而且一些测试开销，例如引脚数和面积开销也大大减小了。

然而，如何有效地复用片上网络资源是一个非常具有挑战性的问题，因为片上网络路由器以及数据通路的设计都是针对工作模式下的通信特点进行优化的，而不是根据测试模式。例如，在传统系统芯核架构中通常与测试访问机制(TAM)的宽度相等，而在片上网络中可用的网络通道宽度与芯核的扫描链宽度之间并不相等，即可用的网络通道宽度与芯核的扫描链宽度之间是不匹配的，这可能对测试效率和测试开销有着非常严重的负面影响。

这种对网络通路带宽的浪费会增加在网络通路中活跃的数据包的数量，从而带来额外的功耗开销。优化的测试外壳设计方案可以有效地对通道带宽进行利用，从而减少测试过程中所需传递的数据包数目，并达到提高测试并行性的目的。

由于在片上网络中进行测试的目标与在系统芯片中的不同，因此具体的配置方案也不尽相同。主要区别表现在以下两个方面：

一、在传统的系统芯片架构中，测试访问总线的宽度直接影响到测试的成本，因此每个嵌入式芯核只允许非常有限的扫描链条数。扫描链的配置需要在这种限制条件下进行，因此需要以单个芯核测试时间的延长作为代价。然而，在不利用传统测试访问总线的片上网络测试架构下这不再成为瓶颈问题。取而代之的，测试向量和输出响应利用已存在的片上通信网络被传输。在工作模式下每个嵌入式芯核已被一层外壳封装起来(例如网络接口)以提供芯核所有输入输出管脚的通信。这种对各个输入输出管脚的连接可以在测试模式下被当作测试访问端口，而扫描链的数目只受网络通道带宽的限制，在大部分情况下扫描链数大大小于网络通道带宽，因此根据传统方法设计的测试外壳对网络通道带宽会带来很大的浪费。

二、在传统的系统芯片中，待测芯核扫描链被尽可能的配置到平衡的长度(例如，相同的长度)，而且每个测试向量的所有位都是同时被移入扫描链中去的。由于设计的测试访问总线通道带宽与待测芯核扫描链的数目相等，这样可以使通道带宽浪费最小。然而，在片上网络中情况有所不同。网络通道结构是根据工作模式下片上网络的操作进行设计和配置的，因此一个芯核逻辑的网络通道带宽与待测芯核扫描链数目之间可能存在不匹配。这个问题将不会影响单个芯核的测试时间，但网络通道的浪费将带来额外的网络交通，因此对整个芯片的总测试时间带来巨大的影响。

因此，根据新的测试访问方式特点，能够最大限度的利用网络通道的带宽的测试外壳设计方案需要被提出，以缩短测试时间，降低测试成本。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个主要目的在于提供一种针对片上网络数据通路带宽设计的测试外壳电路，以充分利用网络通道的带宽，缩短测试时间，降低测试成本。

本发明的另一个主要目的在于提供一种针对片上网络数据通路带宽测试外壳电路的设计方法，以充分利用网络通道的带宽，缩短测试时间，降低测试成本。

(二)技术方案

为达到上述目的，本发明的技术方案是这样实现的：

一种测试外壳电路，该电路包括：至少一条用于测试待测芯核测试数据的测试外壳寄存器链，连接所述测试外壳寄存器链与待测芯核之间的互连电路，和连接所述测试外壳寄存器链与外部数据通路之间的互连电路。

所述测试外壳寄存器链由多个寄存器串连构成，通过测试外壳寄存器链与待测芯核之间的互连电路，以及测试外壳寄存器链与外部数据通路之间的互连电路，实现待测芯核与外部数据通路之间的数据匹配。

一种测试外壳电路的设计方法，该方法包括：

A、确定测试外壳寄存器链的长度；

B、计算传输待测芯核测试数据所需数据包数目的理论下限值；