[发明专利]可编程逻辑器件串行接口中的多数据速率

权利要求书

1.一种在可编程逻辑器件中使用的串行接口，所述串行接口包括：

第一数目的串行数据信道，其可工作于第一范围的数据速率上；以及

第二数目的串行数据信道，其可工作于第二范围的数据速率上；其中：

所述第一和第二范围均有各自的最大数据速率，所述第二范围的所述最大数据速率基本高于所述第一范围的所述最大数据速率。

2.根据权利要求1所述的串行接口，其中所述第二范围的数据速率与所述第一范围的数据速率基本上是连续的。

3.根据权利要求2所述的串行接口，其中：

所述第一范围的数据速率介于约0.6Gbps至约4Gbps之间；且

所述第二范围的数据速率介于约4Gbps至约10Gbps之间。

4.根据权利要求1所述的串行接口，其中所述第二范围的数据速率与所述第一范围的数据速率重叠。

5.根据权利要求4所述的串行接口，其中：

所述第一范围的数据速率介于约1Gbps至约6.5Gbps之间；且

所述第二范围的数据速率介于约4Gbps至约10Gbps之间。

6.根据权利要求1所述的串行接口，其中所述第二数目小于所述第一数目。

7.根据权利要求6所述的串行接口，其中所述第二数目是1。

8.根据权利要求7所述的串行接口，其中所述第一数目是4。

9.根据权利要求1所述的串行接口，其中所述第一数目是4。

10.根据权利要求1所述的串行接口，其中与所述第一数目的信道中的任一信道相比，所述第二数目的信道中的每个信道更大程度地与所述第一和第二数目信道中的其它信道隔离。

11.根据权利要求1所述的串行接口，其中所述第二数目信道中的每个信道包括一物理编码子层模块、一物理介质连接模块以及一时钟管理单元。

12.根据权利要求11所述的串行接口，其中：

所述第一数目的信道中的每个信道包括一物理编码子层模块以及一物理介质连接模块；且

所述第一数目的信道中的信道共享一时钟管理单元。

13.根据权利要求12所述的串行接口，其中所述第一数目的信道中的所有信道共享单独一个时钟管理单元。

14.根据权利要求1所述的串行接口，其中：

所述第一数目的信道中的每个信道包括一物理编码子层模块以及一物理介质连接模块；且

所述第一数目的信道中的信道共享一时钟管理单元。

15.根据权利要求14所述的串行接口，其中所述第一数目的信道中的所有信道共享单独一个时钟管理单元。

16.一种可编程逻辑器件，其包括权利要求1所述的串行接口。

17.一种数字处理系统，包括：

处理电路；

一存储器，其耦合至所述处理电路；及

一如权利要求16所述的可编程逻辑器件，其耦合至所述处理电路及所述存储器。

18.一种印制电路板，在该印制电路板上安装有权利要求16所述的可编程逻辑器件。

19.根据权利要求18所述的印制电路板，进一步包括：

存储电路，其安装在所述印制电路板上并耦合至所述可编程逻辑器件。

20.根据权利要求19所述的印制电路板，进一步包括：

处理电路，其安装在所述印制电路板上并耦合至所述存储电路。

21.一种集成电路器件，其包括权利要求1所述的串行接口。

22.一种数字处理系统，包括：

处理电路；

一存储器，其耦合至所述处理电路；及

一如权利要求21所述的集成电路器件，其耦合至所述处理电路和所述存储器。

23.一种印制电路板，在该印制电路板上安装有如权利要求21所述的集成电路器件。