[发明专利]一种基于FLASH架构的处理器片内程序代码存储体及实现代码片内执行的方法

权利要求书

1.一种基于FLASH架构的处理器片内程序代码存储体，其特征在于所述FLASH为NAND型，所述存储体包括一地址映射单元，其逻辑上位于CPU和NAND FLASH之间，用以NAND FLASH的索引型地址与处理器取指单元的线性地址之间的转换。

2.如权利要求1所述基于FLASH架构的处理器片内程序代码存储体，其特征是地址映射单元包括：

控制信号单元，用以产生NAND FLASH所需控制信号和向传输NANDFLASH控制信号；

数据解析单元，用以在处理器的WRITE周期和READ周期，将各种位宽数据拆分为8位数据或将8位数据组合为各种位宽数据，并于控制信号的指示下传输给NAND FLASH或处理器；

地址解析单元，用以将处理器传来的线性地址解析为NAND FLASH所需的包括页地址和页内偏移地址的索引地址，并在控制信号指示下分别将页地址和页内偏移地址送至NAND FLASH。

控制信号单元，通过控制总线连接NAND FLASH，数据解析单元和地址解析单元通过地址数据复用总线连接NAND FLASH，数据解析单元与地址解析单元分别通过数据总线与地址总线与处理器的挂接。

3.如权利要求2所述基于FLASH架构的处理器片内程序代码存储体，其特征是所述控制信号单元由时钟逻辑电路和时序逻辑电路组成，时钟逻辑电路用以在总线控制写信号WE、读信号RE的控制下产生地址映射单元的时钟基准ModulClk；时序逻辑电路用以产生控制信号。

4.如权利要求2所述基于FLASH架构的处理器片内程序代码存储体，其特征是所述数据解析单元包括由数据移位锁存逻辑电路和总线驱动电路组成，数据移位锁存逻辑电路用以将数据总线上的数据进行锁存、移位、分组，并在总线驱动电路的配合下，送至NAND FLASH；总线驱动电路通过驱动接口与数据移位锁存逻辑电路连接，并将数据移位锁存逻辑电路锁存的数据送至外部总线。

5.如权利要求2所述基于FLASH架构的处理器片内程序代码存储体，其特征是所述地址解析单元包括双倍宽度的地址移位锁存逻辑电路、页地址缓存、偏移地址缓存及各自的总线驱动电路；

地址移位锁存逻辑电路为32位的地址锁存移位逻辑电路，用以锁存地址总线的数据，并将数据解析为页地址和偏移地址；

页地址缓存和偏移地址缓存用以存储由地址锁存移位逻辑电路解析出的页地址和偏移地址；

总线驱动电路通过驱动接口与页地址缓存和偏移地址缓存相连接，用以将地址页地址和偏移地址输出到外部总线。

6.如权利要求5所述基于FLASH架构的处理器片内程序代码存储体，其特征在于所述地址映射单元还连接指令高速缓存ICACHE和数据高速缓存DCACHE，所述地址解析单元包括Cache控制逻辑电路，Cache控制逻辑电路连接页地址缓存和偏移地址缓存，用以根据页地址缓存的内容判断Cache页是否命中；如果命中，地址映射单元直接按照存储在偏移地址缓存的地址信息从Cache中寻址；否则根据页地址缓存的内容访问NAND FLASH并更新Cache页。

7.如权利要求1～6之一所述基于FLASH架构的处理器片内程序代码存储体实现代码片内执行的方法，其特征在于包括步骤：

将程序代码储存于NAND FLASH闪速存储器中；

所述存储体通过地址映射单元与所述处理器挂接；

处理器系统处理器发出线性地址；

地址映射单元产生NAND FLASH所需控制信号，并向传输NAND FLASH控制信号；

地址映射单元在将处理器传来的线性地址解析为NAND FLASH所需的包括页地址和页内偏移地址的索引地址，并在控制信号指示下分别将页地址和页内偏移地址送至NAND FLASH；

地址映射单元在处理器的WRITE周期，将各种位宽数据拆分为多个8位的数据并在控制信号的指示下传输给NAND FLASH；在处理器的READ周期，将多个8位数据组合为各种位宽数据，并于控制信号的指示下传输给处理器。

8.如权利要求7所述基于FLASH架构的处理器片内程序代码存储体实现代码片内执行的方法，其特征在于还包括步骤：

计算“页地址”和“页内偏移量”并存储于页地址缓存和偏移地址缓存。

判断判断Cache页是否命中；

如果命中，地址映射单元直接按照存储于偏移地址缓存中的信息从Cache中寻址；

如果未命中，存储于页地址缓存中的信息根据访问NANDFLASH并更新Cache页，然后在按照存储于偏移地址缓存中的信息从已经更新的Cache中寻址。