[发明专利]监控两层多晶硅叠栅未对准的方法

说明书

技术领域

本发明涉及一种监控存储器开发过程中，监控上下两层多晶硅叠栅在垂直方向上未对准的方法。

背景技术

目前市场上常见的存储器，如EEPROM(Electricalerasable/programmable read only memory，电可擦写/可编程只读存储器)、闪存(Flash memory)等，其存储单元(cell)在设计上多采用两层多晶硅叠栅的工艺。

对于叠栅的上下层多晶硅在垂直方向上的完全叠合应有一定的精度控制。因为，如果这两层多晶硅叠栅在垂直方向上的叠合存在严重未对准(misalignment)的情况，将会导致存储器产品的良率问题，而且这种问题较难被发现和解析。下面，以闪存为例，来说明由于多晶硅叠栅未对准所带来的问题。闪存存储单元对于浮栅FLG与控制栅(也称为位线WL)间的耦合系数控制比较严格，过低的耦合系数会导致存储单元编程电压的抬高和编程速度的下降。因此，这就要求控制浮栅与控制栅间未对准的问题。

发明内容

本发明要解决的技术问题是提供一种监控两层多晶硅叠栅未对准的方法，可精确测试出存储器中上下两层多晶硅叠栅在垂直方向上的未对准度，从而可减少存储器的良率问题，并缩短对这些良率问题的调试周期。

为解决上述技术问题，本发明所述方法包括以下步骤：

(1)开发一种测试版图，该测试版图包含上下完全对称的一对两层多晶硅叠栅，且每个两层多晶硅叠栅之间都具有通过对该两层多晶硅进行自对准注入时形成的扩散层；

(2)选取不同的扩散层宽度W1、W2、…Wn，重复设计测试版图，并分别测量出相应的上下两组扩散层电阻的阻值Rtop_1、Rtop_2、…Rtop_n和Rbot_1、Rbot_2、…Rbot_n；

(3)采用最小二乘法分别对版图中上下两组扩散层的宽度变化量进行曲线拟合，求得上下两层多晶硅叠栅间未对准度的值。

本发明采用了上述技术方案，具有如下有益效果，即主要通过从自主开发的测试图形中测试得到的数据，并从电特性角度来反映与监控多晶硅叠栅未对准问题，从而实现了对存储器中上下两层多晶硅叠栅在垂直方向上的未对准度的监控，大幅缩短了由于多晶硅叠栅的未对准所带来的存储器良率问题的调试周期。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是根据本发明开发的测试版图的结构示意图；

图2是利用最小二乘法对上下两组扩散层的宽度变化量所实现的拟合曲线。

具体实施方式

本发明所述的方法主要包括以下步骤：

(1)自主开发一种测试版图，其结构如图1所示，包含上下完全对称的一对两层多晶硅叠栅。其中，每个两层多晶硅叠栅间的扩散层(Diffusion)在工艺上是通过对两层多晶硅进行自对准注入时形成的，所以控制栅多晶硅层在生产过程中相对于浮栅多晶硅层的上下偏移，会导致扩散层宽度上的变化。

(2)选取不同的扩散层宽度W1、W2、…Wn，重复设计测试版图，形成一版图阵列，并分别测量出相应的上下两组扩散层电阻的阻值Rtop_1、Rtop_2、…Rtop_n和Rbot_1、Rbot_2、…Rbot_n。从设计结构上，可以得知这些扩散层电阻对于控制栅多晶硅层相对于浮栅多晶硅层垂直方向上的未对准相当敏感。

由于扩散层电阻满足如下公式：

R=Rs·LW]]>

其中，Rs为方块电阻值，L为扩散层的长度，W为扩散层的宽度。

因此，在一个实施例中，假设控制栅多晶硅层相对于浮栅多晶硅层的偏移向下，这时由于未对准而带来的扩散层宽度的变化为dw，因此所测得上下两组扩散层电阻Rtop_1、Rtop_2、…Rtop_n与Rbot_1、Rbot_2、…Rbot_n满足以下公式：