[发明专利]改进浅沟槽隔离间隙填充工艺的方法

说明书

技术领域

本发明涉及用于半导体器件制造的集成电路及其处理。具体来说，本发明提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本发明已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本发明具有广泛得多的应用范围。

背景技术

集成电路或“IC”已经从单个硅芯片上制造的少数互连器件发展成数百万的器件。当前的IC提供了远远超出原来所想象的性能和复杂性。为了实现复杂性和电路密度(即能够组装到给定芯片区域上的器件数目)的改进，最小器件特征尺寸，也称为器件“几何尺寸”，已经随着每代IC而变得更小。半导体器件现在制造成具有小于四分之一微米跨度的特征。

增加电路密度不仅改进了IC的复杂性和性能而且向消费者提供了较低成本的部件。IC制造设施可花费数亿甚至数十亿美元。每个制造设施将具有某一晶片生产量，而且每个晶片将在其上具有某一数目的IC。因此，通过使IC的各个器件较小，在每一晶片上就可以制造较多器件，于是增加了制造设施的产出。使器件较小很具有挑战性，因为IC制造中使用的每个工艺具有限制。也就是说，给定的工艺通常最小只能作用到某一特征尺寸，然后该工艺或器件布局需要加以改变。此外，由于器件要求越来越快的设计，所以对于常规的工艺和材料存在工艺局限。

一个这样的工艺局限实例涉及对具有高纵横比的沟槽进行填充的难点，高纵横比意味着沟槽深度与沟槽开口之比大。高纵横比在沟槽填充工艺期间可造成的问题是沉积的材料不均匀地分布于沟槽的表面区域上。这可能引发沉积材料在沟槽拐角处的悬垂以及沟槽中心处的空隙，于是造成器件性能和电可靠性问题。

从上可知，需要一种用于处理半导体器件的改进技术。

发明内容

本发明涉及用于半导体器件制造的集成电路及其处理。具体来说，本发明提供了具有改进的间隙填充特性的沟槽形成方法及所得到的器件结构。仅举例来说，本发明已经应用于浅沟槽隔离(STI)区域的形成。但是应理解本发明具有广泛得多的应用范围。

在本发明的特定实施例中，提供了一种形成用于浅沟槽隔离区域的分级沟槽(graded trench)的方法。该方法包括提供具有衬底区域的半导体衬底。该方法还包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法进一步包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。另外，该方法包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法进一步包括将电介质层的第一部分从沟槽底部去除以暴露衬底区域，使电介质层的第二部分保留于沟槽侧壁上。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。

在本发明的另一特定实施例中，提供了一种形成浅沟槽隔离区域的方法。该方法包括提供具有衬底区域的半导体衬底。该方法进一步包括形成覆盖衬底区域的垫氧化物层。此外，该方法包括形成覆盖垫氧化物层的蚀刻停止层。该方法进一步包括图案化蚀刻停止层和垫氧化物层以暴露部分衬底区域。此外，该方法包括在衬底区域的暴露部分内形成沟槽，该沟槽具有侧壁、底部和第一深度。该方法还包括形成覆盖沟槽侧壁、沟槽底部和相邻于沟槽的台面区域的电介质层。该方法进一步包括将电介质层的第一部分从沟槽底部去除以暴露衬底区域，使电介质层的第二部分保留于沟槽侧壁上。此外，该方法包括蚀刻衬底区域以将至少部分沟槽的深度增加到第二深度。该方法也包括将电介质层的第二部分从沟槽去除。另外，该方法包括在台面区域和沟槽上沉积第二电介质层。此外，该方法包括去除部分第二电介质层以暴露蚀刻停止层。该方法进一步包括去除蚀刻停止层和垫氧化物层。

在本发明的又一特定实施例中，提供了一种位于半导体衬底上且延伸到其中的沟槽。该沟槽包括沟槽底部和沟槽开口。该沟槽进一步包括第一沟槽侧壁区域。该沟槽还包括相邻于第一沟槽侧壁区域的第一台阶区域。该第一台阶区域基本平行于沟槽底部，而且与第一沟槽侧壁区域形成第一角度。另外，该沟槽包括第二沟槽侧壁区域。该第二沟槽侧壁区域与沟槽底部形成第二角度。