[发明专利]查表乘法器

说明书

发明领域

本发明涉及一种用于结合数字数据处理对数进行相乘的设备或装置。特别地，本发明涉及一种表，其包括从有限数目的被乘数和乘数所得到的乘积。更特别地，本发明涉及由这种表所占用的空间或区域。

发明背景

关于数字数据处理，例如在数字信号处理(DSP)中，常常存在着这样的需求：对不同的数进行相乘来实现某些功能或效果或者其他结果，例如，实现不同的数字滤波器(例如有限冲击响应(FIR滤波器)等等)，或者实现不同的变换操作(例如快速傅立叶变换(FFT)等等)。出于这样的目的，在现有技术中存在多种可获得的公知乘法器，包括通过软件实现的乘法器和通过硬件实现的乘法器。

然而，基本上通过软件实现的乘法器在某些情况下太慢以至于不能满足现代数字信号处理的需要，尤其在进行实时处理的情况下。因此，在实时应用和其他对速度的需要至关重要的应用中，通常优选使用借助于硬件来实现的乘法器，或者至少基本上通过硬件实现的乘法器。

一般而言，硬件乘法器在本技术领域中是公知的。硬件乘法器通常借助于硬件实现的算法来实现乘法。这些算法复制或者模拟了人类用笔和纸的方式来执行的两个多位数的乘法，这并不少见。这样的算法可以例如包括相乘、移位和相加。

图1是使用这样的算法对两个四位的二进制数A和B进行相乘的示意图。众所周知，数B的最右边位置处的位B₀首先与数A相乘以形成第一部分二进制乘积B₀×A2⁰，其中20表示第一部分乘积中的最低有效位所具有的权(weight)为2⁰。然后，数B的下一个位置处的位B₁与数A相乘以形成第二部分二进制乘积B₁×A2¹，其中2¹表示第二部分乘积中的最低有效位所具有的权为2¹。这以公知的方式重复，直到数B中的所有位都已经与数A相乘。然后，以公知的方式对所有部分乘积进行适当移位和相加，以形成最终的乘积P，如图1中所示意性说明的那样。当然，不同的硬件乘法器可以使用其他的算法和/或现在所描述的示例性算法的变体。

与基本上基于算法的硬件乘法器相比，本发明涉及一种查找表，所述查找表包括预先计算的与有限数目的乘法相对应的乘积。

查找表常常是存储矩阵，其大小为M行乘M列(M等于2^N，N为“位分辨率”)，这里M-1是可能的最大被乘数。有限数目的乘法所得到的乘积被预先计算出来并且被存储在存储矩阵的适当存储单元(memory cell)中。图2示出了现在所讨论的这种示例性乘法存储矩阵的示意图。

图2所示乘法存储矩阵中的单元常常被安排成使得位置m，n处的单元包括m×n的乘积，这意味着位置0，0处的单元包括0×0的乘积，而位置0，M-1处的单元包括0×(M-1)的乘积，等等。然后，可以通过使用包含数m和n的地址或包含与数m和n相对应的数的地址来对位置m，n处的单元进行寻址(address)，从而以公知的方式获取(retrieve)预先计算的m×n的乘积。

为了简单起见，可以认为存储单元中的内容是整数，然而对于诸如固定计数(fixed notation)和浮动计数(float notation)等之类的其他格式，加以必要的修改则同样适用。

图2中示意性示出的乘法存储矩阵和类似的存储器或查找表常常是在硅上或者在适于并且通常被用于普通数据存储器或类似的存储装置或DSP装置的其他材料上实现的。一般而言，上面示意性描述的乘法存储矩阵或查找表占据了它们被执行于其上的硅或类似材料的相当大的区域。当被乘数M-1的值高时则尤其如此，原因在于这会产生具有用于包括大数的大存储单元的大矩阵结构。

因此，存在着对占据较小区域或空间的改进的乘法存储矩阵或查找表或类似物的需求。

发明内容

本发明提供了占据较小区域或空间的改进的乘法存储设备或装置。

这是通过一种乘法装置来实现的，该装置包括地址部件，所述地址部件适于从外部系统-例如外部数字信号处理系统-接收地址字，其中地址字具有第一部分和第二部分，第一部分包括第一数X，第二部分包括第二数Y。该乘法装置还包括存储区域，该存储区域具有要通过所述地址字被寻址的M×M个存储单元或类似的存储位置，其中通过特定地址字被寻址到的单元被提供有所讨论的地址的第一和第二数X和Y的乘积P。此外，乘法装置包括输出部件，所述输出部件适于将来自从存储区域的乘积P提供给外部系统-例如外部数字信号处理系统。