[发明专利]SOI沟槽横型IGBT

说明书

技术领域

本发明涉及将横型的MOS(金属-氧化膜-半导体)晶体管和双极晶体管复合的、每单位面积的导通电阻低、并且具有高短路容量的电力设备中的一种的横型的IGBT(绝缘栅型双极晶体管)。

背景技术

将MOS晶体管和双极晶体管复合的设备，具有像MOS元件那样驱动电路的结构简单，并且像双极晶体管那样通过耐压部分的导电度调制而导通电阻低的优点。因而在需要高耐压和大电力级别的领域倍受重视。

该设备的结构包括平面栅型和沟槽栅型。平面栅型具有在基板表面上隔着栅极绝缘膜设置栅极电极的结构。沟槽栅型具有在基板上形成的沟槽内埋入有栅极电极的结构。在沟槽栅型的设备结构中，具有沟道(channel)的高密度化成为可能，寄生半导体开关元件很难动作等优良特征。

以下，关于现有的IGBT的结构，参照附图进行说明。此外，在本说明书和附图中，在半导体的层和区域的名称上标记的n或者p表示该层或者区域的多数载流子分别为电子或者孔穴。此外，像n⁺和p⁺那样在n和p上附加⁺，表示与没有附加⁺的半导体的层或者区域的杂质浓度相比为比较高的杂质浓度。并且，如n^-和p^-那样在n和p上附加^-，表示与没有附加^-的半导体的层或者区域的杂质浓度相比为比较低的杂质浓度。

图49是表示使用现有的膜厚SOI基板制作的IGBT的截面结构的图。如图49所示，SOI基板是在支撑基板101上隔着绝缘层102层叠有作为活性层的电阻率高的n^-漂移区域103的结构。

在n^-漂移区域103的表面层的一部分，设置有p基极区域104。

在p基极区域104的表面层的一部分，设置有n⁺发射极区域106和与此相接的p⁺低电阻区域105。该p⁺低电阻区域105的一部分占据n⁺发射极区域106的下面的部分。

此外，在n^-漂移区域103的表面层的一部分，与p基极区域104分离设置有n缓冲区域111。n缓冲区域111的电阻率比n^-漂移区域103的电阻率低。在该n缓冲区域111的表面层的一部分，设置有p⁺集电极区域112。

发射极电极107与p⁺低电阻区域105和n⁺发射极区域106这两者接触。在n^-漂移区域103和n⁺发射极区域106所夹着的p基极区域104的表面上，隔着绝缘膜109设置有栅极电极108。集电极电极110与p⁺集电极区域112接触。

在图49所示结构的IGBT中，通过p⁺集电极区域112、由n缓冲区域111与n^-漂移区域103构成的n区域、由p基极区域104与p⁺低电阻区域105构成的p区域，构成PNP双极晶体管。此外，通过n⁺发射极区域106、p基极区域104和n^-漂移区域103构成NPN双极晶体管。

并且，通过这些PNP双极晶体管和NPN双极晶体管，构成寄生半导体开关元件。为了避免由该寄生半导体开关元件引起的闭锁，设定导通电流的上限。为了使导通电流的上限值提高，只要使上述NPN双极晶体管不动作即可。

为此，需要将从沟道端侧通过n⁺发射极区域106的下面到达p⁺低电阻区域105的电流通路的电阻抑制得较低。关于此，公知的方法是通过离子注入使上述电流通路的电阻下降。此外，还公知当形成p⁺低电阻区域105时通过掩膜匹配除去不确定性，使上述电流通路的长度为最小限度，形成能够获得与栅极电极的自我匹配的沟槽发射极电极的方法。

而且，还公知当元件为导通状态时，使从p⁺集电极区域112流入n^-漂移区域103的载流子的一部分，不通过上述电流通路而到达p⁺低电阻区域105的结构。此外，在如图49所示结构的IGBT中，电场集中在n^-漂移区域103与p基极区域104的晶片表面附近的界面、以及n^-漂移区域103与n缓冲区域111的晶片表面附近的界面。