[发明专利]带有多晶硅晶粒的硅化物源极/漏极电极

说明书

技术领域

本发明涉及半导体器件，且更具体而言，涉及一种源极或漏极(下文中称为“源 极/漏极电极”)及其制作方法。

背景技术

对增大的计算机和存储器空间的持续需求正促使集成电路及其组件部件的微型 化。例如，金属氧化物半导体(MOS)关键尺寸的不断按比例缩小已将源极/漏极电极 的长度和宽度尺寸缩小到纳米范围。由该按比例缩小引起人们关心的一个问题是，通 过自对准硅化物工艺所形成的较小尺寸源极/漏极电极的增大的薄膜电阻将减小给定 栅漏电容的MOS晶体管的驱动电流。(“硅化”是用于自对准硅化工艺的术语，其中 硅化物接触仅在沉积金属与硅直接接触的那些区域中形成。从硅化中得到的硅化物材 料有时称为“硅化物”)。

先前当MOS晶体管的关键尺寸按比例减小时用于将驱动电流维持在可接受范围 内的努力一直着重于改变源极/漏极电极中使用的金属。具体而言，随着技术节点的每 一减小，已使用了电阻率更低的金属。因而，金属硅化物源极/漏极电极已从硅化钛转 变到硅化钴，且目前已转变到硅化镍。然而，转变到不同的金属硅化物不会发生任何 问题。由于在小于约90纳米的器件特征尺寸上观察到的众所周知的颈缩现象，硅化钴 会承受电阻率降低。硅化镍尽管具有小于硅化钛或硅化钴的电阻率，但也会遭受热不 稳定性并形成掺料缺陷，所述掺料缺陷扩展到晶体管的沟道区域，导致短路及泄漏电 流增大。

相应地，所属领域所需的是一种与现有金属硅化物源极/漏极电极制作方案相兼容 的增大半导体器件中的驱动电流的方法，所述方法可克服上述问题，且具体而言减小 约90纳米或更小的技术节点处的源极/漏极电极电阻率。

发明内容

为解决现有技术的上述缺陷，本发明提供用于晶体管的源极/漏极电极。所述源极 /漏极电极具有位于源极/漏极区上方的多个多晶硅晶粒。金属硅化物层共形地涂覆 (conformally coating)所述多个多晶硅晶粒。

在另一实施例中，本发明提供一种制造用于半导体器件的源极/漏极电极的方法。 所述方法包括在源极/漏极区上形成硅层，及在所述硅层上沉积种子原子。将所述种子 原子和硅层转变为在所述源极/漏极区上方形成多个多晶硅晶粒。

本发明的再一实施例提供一种集成电路。所述集成电路包括：半导体器件，其具 有源极/漏极电极，所述源极/漏极电极包括位于源极/漏极区上方的多个多晶硅晶粒； 和金属硅化物层，其共形地涂覆所述多个多晶硅晶粒。所述集成电路进一步包括位于 所述半导体器件上方的多个绝缘层中的一者上的互连金属线。所述互连金属线将半导 体器件的各源极/漏极电极互连以形成可工作的器件。

前文中已概述了本发明的优选和替代的特征，以使所属领域的普通技术人员可更 好地理解下文中对本发明的详细说明。下文中将说明本发明的额外的特征，其构成本 发明的权利要求项。所属领域的技术人员应了解，其易于使用所揭示的概念和具体实 施例作为设计和修改用于实现本发明的相同目的的其他结构的依据。所属领域的技术 人员还应认识到，这些类似的结构不背离本发明的范围。

附图说明

参照附图来说明本发明的各实施例，所述附图中：

图1图解说明用于根据本发明的教示的晶体管的源极/漏极电极的一实例的剖面 图；

图2至图7图解说明在根据本发明的原理用于制造半导体器件的源极/漏极电极的 一实例方法中所选步骤的剖面图；及

图8提供本发明的一实例性集成电路的剖面图。

具体实施方式

本发明认识到在源极/漏极电极中使用多晶硅晶粒来增大其有效表面积却不增大 所述极的周长这一优点。本发明的源极/漏极电极包括共形地涂覆于源极/漏极区表面的 上方或上面的多个多晶硅晶粒的金属硅化物层。因为所述源极/漏极电极的金属硅化物 层的有效表面积增加，所以所述源极/漏极电极具有较低的薄膜电阻。因此，与具有常 规的源极/漏极电极的晶体管相比，具有这些源极/漏极电极的晶体管具有较高的驱动电 流。

根据本发明的原理，制作具有高等值面的电极最为理想，因为这可增大源极/漏极 电极内金属硅化物层的有效表面积。这与源极/漏极电极制作中的常规设计原理相反， 所述常规设计原理致力于生产大体上为平面的金属硅化物层。定制常规的源极/漏极电 极制作工艺，以避免将金属硅化物层弄得粗糙，因为被弄得粗糙的表面可在金属互连 与金属硅化物层之间的接口处具有不可接受的高接触电阻。