[发明专利]微电子中的铜电沉积

说明书

发明领域

本发明涉及微电子制造领域中用于电解镀铜的方法、组合物和添加剂。

发明背景

在微电子制造领域中利用电解镀铜来提供具有广泛应用的电子互连，例如应用于半导体集成电路(IC)装置的制造中。对制造半导体集成电路装置例如具有高电路速度和高封装密度的计算机芯片的要求，需要缩减超大规模集成电路(ULSI)和特大规模集成电路(VLSI)内的器件(feature)尺寸。装置尺寸减小和电路密度增加的趋势要求降低互连器件的尺寸。互连器件是例如在介电基板内形成通孔或沟槽、并接着用金属填充以产生导电互连的器件。互连尺寸的进一步减小对金属填充提出了挑战。

已经引进铜来替代铝以形成半导体基板内的连接线和互连。铜的电阻率比铝低，并且对于相同的电阻，铜线的厚度可比铝线的厚度小。

铜的应用已给IC制造方法提出了诸多要求。首先，铜具有扩散进入半导体连接处(junctions)的趋向，从而干扰了它们的电学特性。为了防止这种情况的发生，在铜层的沉积之前将阻挡层例如氮化钛、钛、氮化钽或其它本领域已知的层涂敷(apply)在电介质上。还有必要将铜以合算的成本沉积到阻挡层上并同时确保用于在IC装置之间传递信号而必需的覆盖厚度。由于IC结构持续缩小，因此这一要求被证明是越来越难以满足。

传统的半导体制造方法是铜大马士革系统。具体地，这系统首先将电路结构蚀刻到基板的介电材料内。该结构由上述沟槽和通孔的组合组成。接着，将阻挡层置于电介质上来防止随后涂敷的铜层扩散到基板的连接处，随后通过铜籽晶层的物理或化学沉积来提供用于连续电化学方法的电传导性。通过镀覆(例如无电的或电解的)、溅射、等离子气相沉积(PVD)和化学气相沉积(CVD)可将铜填充到基板上的通孔和沟槽内。通常认为电化学沉积是涂敷铜的最佳方法，因为它比其它沉积方法更经济，并能无缺陷地填充到互连器件内(常称作“自底向上”生长)。在铜层被沉积之后，通过化学机械抛光将过量的铜从电介质的表面平面清除掉，仅在电介质的被蚀刻的互连部件内留下铜。在组装成为最终半导体封装之前，相类似地制备其后的层。

镀铜方法必须满足半导体工业的严格要求。例如，铜沉积物必须是均匀的，并能够无缺陷地填充小的装置互连器件，例如具有100nm或更小的开口的互连器件。

已开发出电解铜系统，该方法依靠所谓的“超级填充(superfilling)”或“自底向上生长”将铜沉积到高纵横比的器件内。超级填充包括自底向上来填充器件，而不是在器所有的表面上以均等的速度填充器件，以避免可造成空隙的缝隙(seam)和夹断(pinching off)。已开发出用于超级填充的由作为添加剂的抑制剂和加速剂组成的系统。由于自底向上生长的冲力，互连器件区域上的铜沉积比没有器件的区域上的铜沉积厚。生长过度的区域通常被称作过度镀、丘、凸起或隆起。由于更快的超级填充速度，所以较小的器件产生更高的过度镀隆起。该过度镀对之后的使铜表面平面化的化学和机械抛光方法造成了挑战。通常使用称作“整平剂”的第三方有机添加剂来降低过度生长。

随着芯片结构变得更小，其中互连线具有100nm级和更小的开口，铜必须穿过该开口生长以填充互连线，因此需要提高自底向上的速度。即，铜填充得更快，其意思是指，器件底部上的生长速度必须比其余区域上的生长速度大得多，甚至比更大互连的传统超级填充中的生长速度大得多。

除了超级填充和过度镀问题外，当电沉积铜用于填充互连器件时可能会形成微缺陷。可出现的一个缺陷是器件内的内部空隙的形成。由于铜沉积在器件侧壁和器件的顶部入口处，如果自底向上生长速度不是足够的快，侧壁和器件入口上的沉积物可夹断并因此闭合通往器件深部的入口，特别是对于小(例如＜100nm)和/或具有高纵横比(深度：宽度)的器件。较小的器件尺寸或较高的纵横比通常需要更快的自底向上速度来避免夹断。此外，较小尺寸或较高纵横比的器件趋于在通孔/沟槽的侧壁或底部上具有更薄的籽晶覆盖，其中由于这些区域的不充分的铜生长，通孔/沟槽的侧壁或底部也可产生空隙。内部空隙可防碍通过器件的电传导性。

微空隙是另一种类型的缺陷，其可在电解沉积铜期间或之后，由于不均匀的铜生长或镀铜之后发生的晶粒再结晶而形成。

在另一方面，半导体基板的一些局部区域，即通常存在通过物理气相沉积而沉积的铜籽晶层的区域，可能在电解沉积期间不生长铜，从而造成凹陷或金属缺失的缺陷。这些铜空隙被认为是“致命缺陷”，因为它们降低了半导体制造产品的产量。多种机制造成了造成这些空隙的形成，其中包括半导体基板自身。然而，铜电镀化学对这些缺陷的发生和数量有影响。