[发明专利]用分数减小信号的采样频率的采样率转换器

说明书

优先权信息 

本申请要求于2004年11月12日提交的临时申请60/627,648的优先权，它整体引用在此作为参考。 

发明领域

本发明涉及采样率转换，这作为模数转换器(ADC)或数字下变频器(DDC)的一部分可能是必需的。 

发明背景 

模数转换器(ADC)越来越多地基于过采样技术，比如∑Δ体系结构。图1示出了∑Δ模数转换器(ADC)中所使用的简单体系结构。模拟∑Δ调制器11接收模拟输入信号10并产生高速率低位宽的数字信号12。然后，将该信号加到数字抽选级13，该数字抽选级13将该信号转换成更低速率更高位宽的数字信号14。该∑Δ调制器11可以是单位或多位调制器。 

一种流行的抽选器解决方案是级联积分梳状(CIC)滤波器，它由E.B.Hogenauer首先提出。如图2所示，CIC滤波器包括一连串三个积分器21、按速率R工作的下采样器(down-sampler)22以及一连串的三个梳状滤波器23。该CIC滤波器从硬件资源方面来说非常经济，并且还具有这样一个优点，即转移函数具有取决于抽选率(R)的正弦特征。然而，该解决方案无法用分数实现抽选。 

如图3所示，另一个可能性是在抽选器的第一级中使用用于抗混叠滤波器的FIR滤波器24。抗混叠滤波器24之后是下采样器25。在频率域中，该FIR滤波器将具有SINC3特征。在这种情况下，在抽选因子的值(D)和滤波器的特征之间将没有直接相关性。这具有这样一个缺点，即抽选因子的变化需要一组新的FER.滤波器系数。此外，对于大数值的抽选因子，FIR滤波器需要大量的 系数。准确的系数个数是3D-2。 

在各种应用中越来越需要用用分数(即用非整数)从ADC的∑Δ调制器中抽选比特流。用分数实现抽选的典型解决方案是对比特流执行插值操作，之后对比特流执行抽选操作。插值和抽选操作的组合实现了期望的分数转换率。包括此类插补器和抽选器的装置通常被视为采样率转换器(SRC)。图4示意性地示出了一个采样率转换器。具有采样频率Fin的输入信号X(z)被上采样26到频率Fint，通过滤波器27，再被下采样28到采样频率Fout。如图所示，这可以另外通过IIR滤波器和另一个下采样级。滤波器27对上采样器26执行反成像滤波并对下采样器28执行抗混叠滤波。 

图5示出了一种已知的由Analog Devices公司制造且用在集成电路中的采样率转换器，其标识代码为AD6535。采样率转换器40包括分数上采样功能，它使用与二阶CIC抽选器42级联的∑Δ调制器41。∑Δ调制器41专用于采样率转换器40。随后，四阶CIC 44用因子8来抽选。US 5,625,359(Wilson等人)中描述了一种相似的技术，其中改变∑Δ调制器的时钟速率以实现模拟信号的非均匀采样率。该排列方式的一个问题是，只可以使用最大阶为2的CIC滤波器42，因此需要另一级的滤波44和抽选。另一个问题是，它需要附加的∑Δ调制器。这两个问题带来了一个缺点，即还需要芯片空间和功率来实现。 

本发明寻求提供用分数执行采样率转换的备选方式。特别是，本发明寻求提供需要更少滤波级且需要更少芯片空间来实现的采样率转换器。 

发明内容

采样率转换器用分数U/D来减小信号的采样率，此处U表示上采样率而D表示下采样率。该转换器包括用于按第一速率接收输入数据流的输入以及FIR滤波级。FIR滤波级包括一组D多相滤波分支，各分支包括一组对输入信号样品进行操作的滤波系数。该转换器还包括换向开关，它选择性地将输入数据流的样本连接到多相滤波分支之一，该开关被安排成在通过滤波分支的循环周期期间跳过每个U-1滤波分支。输出按第二数据速率输出了输出数据流，该第二数据速率低于第一数据速率。 

该采样率转换器具有不需要对输入数据流进行上采样的优点。这便不需要 对那些仅被丢弃的样本执行计算。这减少了滤波器中所需的计算量。这也避开了在高频下工作的需要，在集成电路上高频并不容易获得。该采样率转换器也可以具有这样的优点，与常规采样率转换器相比它减少了所使用的滤波级的总数，因为FIR滤波级可以提供高度抗混叠滤波。较佳地，FIR滤波级具有SINC3响应。这将在等于Fout倍数的频率处具有空值，从而利用此类功能确保混叠的最佳可能的衰减。在采样率转换器内应用高水平滤波可以除去先前需要的SINC4滤波器(参照图5中的SINC4滤波器44)。这允许减小芯片面积和功耗。