[发明专利]使用磁芯存储器的熔丝数据存储系统

说明书

技术领域

本发明涉及一种称为串行存储器的半导体非易失性存储器，尤其涉及一种用于存储这类存储器的称为熔断器数据或熔丝数据的配置数据比特的系统。

背景技术

串行存储器是一种可通过少量线(一般只有两条，一条是数据信号而另一条是时钟或同步信号)的总线进行比特流存取的存储器。它常常有利于微调串行存储器。一般来说，可使用非易失性位来实现串行存储器的微调。过去，这种非易失性位是由熔丝来存储的，故称之为“熔丝位”。目前，这些比特往往保存在非易失性存储器单元中。使用这种熔丝位为调节串行存储器提供了一种简便高效的方法。

熔丝位是用于辅助半导体存储器支持电路，特别是用于串行存储器的配置数据，从而允许控制或改变辅助电路的配置以进行读写操作。例如，熔丝位可指定读出放大器的基准电压、或指定电荷泵放入电压、或指定用于控制电荷泵的开关的脉冲持续时间。在现有技术中，熔丝位可存储于主存储器之外。

参阅图1，一种众所周知的微控制器11(例如，Atmel公司的AT89CX051)通过两线总线13连接到多个非易失性存储器件，诸如串行存储器21、...、29。在下述协议和本申请中，最多可有8个串行存储器连接到总线13。串行存储器的数量可根据寻址系统的某些改变而加以扩展。典型的串行存储器是Atmel公司的AT24CXX系列器件之一。

现有技术的AT24CXX器件采用双向数据传送协议，从而允许多个兼容器件可共享同一根两线总线。该总线包括串行时钟(SCL)线15和一行数据线(SDA)线17。时钟可由作为总线主控器的控制器11产生，并在线15上传送；而数据与时钟信号同步地在数据线17上串行传送，最高有效位在先。该协议支持8位字节的双向数据传送，但使用其它存储器器件也有可能采用其它位宽度。

总线主控器11通过在总线上产生起始条件来启动数据传送。随后，传送包含计划接收者(即，存储器件21、...，29之一)的器件地址的指令字节。指令字节包含4位的固定部分和构成器件地址的3位可编程部分。固定部分必须匹配硬接线到从部件的值，而可编程部分允许主控器在总线上对最多为8个相似类型的从部件之间作选择。存储器器件21、…、29(例如，AT24CXX串行EEPROM)可接收固定部分等于‘1010’且可编程部分与地址输入(A0，A1，A2)相匹配的指令字节。

指令字节中的第八个比特指定写操作或读操作。在传送出第八个比特以后，主控器11释放数据线，并产生第九个时钟信号。如果存储器器件21、…、29之一的从部件已识别出所传送的器件地址，则它会通过在数据线上产生确认条件来响应第九个时钟信号。当所寻址的从部件处于忙碌状态时，可以不产生确认。这对于AT24CXX来说在正处于写操作时为真。

在接收到从部件的地址确认后，主控器11就继续数据传送。如果已经命令了写操作，则主控器11在从部件确认已接收了各个比特时传送其余的数据。如果主控器11已经命令了读操作，则它释放数据线并时钟输入由从部件发送的数据。在接收到各个位之后，主控器11就在总线13上产生确认条件。在接收到最后一位之后可省略确认。主控器通过在总线13上产生停止信号来结束所有操作。主控器11也可在任何时候通过产生停止条件来取消数据的传送。

参阅图2，可看到数据总线13连接到与控制器(未示出)串联通信的存储器器件21。构成数据线13的两根线是串行时钟线15和串行数据线17，两者都与起-停逻辑31，串行控制逻辑33和输出逻辑49相连接。起-停逻辑块31与串行控制逻辑33相结合，识别存储器器件21的器件地址，从而开始准备支持存储器读或写操作所需的辅助电路。这些辅助电路包括高压泵和定时电路37，数据字地址计数器35和数据恢复电路39。电路的准备包括提供芯片启用信号，基准或电源的电压电平，地址载入或增1信号等等。X解码器41和Y解码器43，以及串行多路复用器47和输出逻辑49及输出驱动器51也可准备读出或写入存储器磁芯45的存储字。启用这些辅助电路的各个数据位都是本申请所述的熔丝位。从图2中可以看出，启用和配置熔丝位都存储在存储器磁芯外面，即逻辑电路31和33中，或者在存储器器件之外的寄存器中。这正是本申请所提出的熔丝位的存储。

本发明的一个目的是减少在串行存储器器件中的电路，同时不影响器件的速度或精度。

发明内容