[发明专利]改进存储装置中的动态刷新的设备及方法

说明书

技术领域

[0001]一般来说，本发明涉及减小集成电路所消耗的功率的数量，以及更具体来说，涉及减小动态随机存取存储器(DRAM)所消耗的备用功率。

背景技术

[0002]一种典型的DRAM存储装置由各包括晶体管和电容器的多个存储单元组成。各存储单元以电压形式存储一位数据。高电压电平(例如3V)表示逻辑“1”，而低电压电平(例如0V)则表示逻辑“0”。存储单元可按照阵列排列，其中的各存储单元连接到字线和数字线(digitline)。DRAM还可包括诸如驱动器、读出放大器、输入/输出装置和电源等的外围设备，它们其中还用来标识存储单元、存取存储单元、在存储单元中存储信息以及从存储单元中读取信息。

[0003]与DRAM相关的一种特性在于，各个单元的电容器上存储的电压由于泄漏电流而趋向于随时间消耗。因此，DRAM的单元必须定期刷新，以便确保其中所存储的数据的完整性。刷新操作一般包括读出某些存储单元中保存的数据，然后再把来自读出放大器的数据恢复到存储单元中的全CMOS逻辑电平。在刷新操作必须完成之前(即在存储单元丢失其存储电荷之前)可经过的最大时间量称作刷新速率。由于其结构，DRAM可能具有多个刷新速率，取决于它们的操作模式。例如，以备用模式进行操作的DRAM(例如当数字线被均衡并预先充电至Vcc/2、以及字线被断开时)可具有称作“静态刷新速率”的一个刷新速率，而以活动模式进行操作的同一个DRAM(例如当读出放大器为活动并且数字线被强制到CMOS逻辑电平(Vcc和GND)时)具有称作“动态刷新速率”的另一个刷新速率。

[0004]DRAM使用的备用功率或“自刷新”电流的数量取决于刷新速率。备用功率和自刷新电流可通过以DRAM可能的最慢刷新速率进行刷新来减小。例如，伪静态随机存取存储器(PSRAM)可能具有大约1000mS的静态刷新速率(即单元每隔1000mS需要进行刷新)以及大约100mS的动态刷新速率(即单元每隔100mS需要进行刷新)。与每隔100mS(即动态刷新速率)刷新PSRAM相比，每隔1000mS(即以静态刷新速率)刷新PSRAM将消耗更少备用功率和自刷新电流，因为刷新操作更少执行。但是，由于DRAM存储器阵列必须以备用和活动模式进行操作，因此，更快的动态刷新速率设置装置的整体刷新速率。因此，刷新速率设置在最坏情况条件(在此为100mS刷新速率)，以便确保存储数据的完整性。

[0005]因此，需要用于利用更长的可用刷新速率、从而减小备用模式期间存储装置中的电流并克服先有技术固有的其它限制的设备及方法。

发明内容

[0006]本发明的一个方面涉及具有时间延迟部分和重置部分的超时发生器电路。时间延迟部分可定义预定时间延迟间隔。超时发生器电路可用于产生用于关闭存储装置中的活动字线的“关闭”信号。超时发生器可与存储装置的控制逻辑中的地址变换检测器结合使用。

[0007]本发明的另一个方面涉及用于关闭存储器阵列中的活动字线的方法。该方法包括响应活动模式信号而产生控制脉冲，响应控制脉冲而激活测量预定时间延迟间隔的计时器，响应预定时间延迟间隔的到期而产生关闭信号，以及响应关闭信号而关闭活动字线。

附图说明

[0008]为了使本发明能够易于理解和实施，现在为了说明而不是限制性目的，结合以下附图来描述本发明，附图包括：

[0009]图1说明根据一个实施例、采用伪静态随机存取存储器(PSRAM)的系统的框图。

[0010]图2说明根据一个实施例、图1的PSRAM的框图。

[0011]图3是图2的PSRAM阵列的一部分的简化示意图。

[0012]图4是根据先有技术的字线驱动器的示意图。

[0013]图5是框图，说明根据一个实施例、图2的PSRAM 14的一部分。

[0014]图6是根据一个实施例、图5的超时发生器电路的示意图。

[0015]图7说明根据一个实施例、图6的超时发生器电路的时序图。

[0016]图8是根据一个实施例、图5的字线驱动器的电路示意图。

[0017]图9是根据一个实施例、图5的地址变换检测器电路的示意图。

[0018]图10说明根据一个实施例、图9的地址变换检测器电路的时序图。

具体实施方式