[发明专利]网络同步技术

说明书

技术领域

本发明涉及允许运动图像之类的实时信息传送的通信网络，该运动图像符合诸如IEEE1394串行总线标准之类的高速串行总线的标准规范，更具体地，是涉及允许连接在一起的各个节点之间数据通信的网络同步技术。

背景技术

IEEE1394标准是为了实现成本有效和高速数字接口的国际标准。IEEE 1394接口提供每秒数千兆比的高速数据传输、对数字视频数据传输要求的实时传送的高吸引力、和各种有用的特点。因此，IEEE 1394数字接口作为计算机外设和包括数字摄象机、数字电视机的消费电子学两者的网络接口引起了广泛的关注。

作为典型的例子，图1表示用于传送符合IEEE 1394标准的网络。一般，IEEE1394规定了物理层、链接层、事务处理层、和串行总线管理。在这些层中，通常应用程序层是作为较高层实现的。在图1中，为了简化的缘故，忽略了不直接与本发明有关的这些层。

如图1所示，IEEE 1394网络由多个节点组成，每个节点具有物理层(PHY)装置，这些装置通过预定的缆线按级联方式进行连接。这里，PHY装置10的端口由缆线60连接到PHY装置11的端口，并且PHY装置11的另外端口由缆线61连接到PHY装置12的端口。

IEEE 1394的PHY装置具有在一个端口输入数据和在其所有其它端口数据的中继功能。因此，图1的网络在物理上是按树拓扑构成，而在逻辑上是按总线拓扑的。下面，因为PHY装置通常是使用LSI的，PHY装置被称为PHY LSI(大规模集成)。

PHY LSI根据由外部晶体振荡器产生的时钟信号进行操作。在图1中，相应的PHY LSI10-12具有附加的晶体振荡器30-31。

晶体振荡器的谐振频率f是具有±100ppm(每百万的部分)允许偏差的24.576MHz。IEEE 1394标准规定传输速率：S100、S200、和S400，这些速率分别对应于4×f_r(98.304mbs)、8×f_r(196.608mbs)、和16×f_r(393.216mbs)。因为在每个节点的时钟信号是没有频率同步控制的自由运行状态，PHY LSI10-12可以根据在±100ppm的允许偏差内的不同时钟频率操作。

为了实现在这种IEEE 1394 PHY环境中实时数据传送，在IEEE 1394标准中已经引入了等时周期模式。在同步周期模式中，仅已获得现有的带宽并获得发送权的节点可以发送同步码流分组。因为同步周期出现在125μs的周期，所以保证数据流的实时传送。

在起到作为一个周期的主机作用的节点发送的一个周期开始分组传输以后，等时周期开始。在图1中，假设节点50是该周期的主机。周期开始分组中包含在该时间该分组本身进行发送的时间信息。在这个例子中，当该分组发送到IEEE1394总线时，该周期主机50在周期开始分组写其自身周期时间寄存器40的值。

如图2所示，周期时间寄存器具有32比特码长，该码被分为7比特第二计数字段、13比特周期计数字段、和12比特周期偏移字段。

周期偏移字段是根据24.576MHz的物理层时钟计数的计数器，使得计数值复位到0并重新开始之前从0到3071加1。因此，计数值在时间间隔125μs被复位到0。

周期计数字段是按125μs时间间隔进行计数的计数器。当周期偏移字段被复位为0时，其计数器值复位到0并重新开始之前从0到7999加1，并且因此在时间间隔1秒被复位为0。

第二计数字段是按1秒时间间隔进行计数的计数器。当周期计数字段被复位为0时，其计数器值复位到0并重新开始之前从0到127加1。

一般，周期时间寄存器(40、41、42)是在提供在串行总线管理器(未示出)的控制和状态寄存器(CSR)的空间中实现的。因此，在图1中，链接层LSI(20、21、22)是与对应的周期时间寄存器(40、41、42)分开的。但是，周期时间寄存器通常实现在链接层LSI中。链接层LSI(20、21、22)根据49.152MHz的时钟频率操作，该频率是24.576MHz的物理层时钟的两倍。在链接层LSI中，49.152MHz的时钟频率被2分频，产生使周期时间寄存器进行操作的24.576MHz的物理层时钟。