[发明专利]选通时钟产生电路及修改这种电路的方法

说明书

技术领域

本发明涉及一种在接通和断开时输出时钟信号的选通时钟产生电路。

技术背景

在与时钟信号同步地工作的半导体集成电路(在下文中将这种电路称为“时钟同步电路”)中，提供给不同触发器的时钟信号的延迟时间之间的太大差异(在下文中将这种差异称为“时滞”)会引起故障，比如电路失效或出错。为了避免这种情况，时钟同步电路通常具有同步设计。

同步设计包括将外部时钟信号直接送到电路内的触发器的时钟输入端子，而不在电路内对时钟信号进行分频、接通或断开、或者反相，另外布置电路元件且将它们相连(在下文中称为“布置和互连”)以便减小时钟信号的时滞。

然而，在这样设计的时钟同步电路中，时钟信号始终同时送到所有的触发器。这就增加了触发器的电力消耗，因此增加了时钟同步电路整体的电力消耗。

一种用于减少时钟同步电路的电力消耗的有效方法是为电路设置选通时钟产生电路，以便把选通时钟产生电路所产生的选通时钟信号送至在一定条件下不用工作的触发器的时钟输入端子。

图14和16表示了传统的选通时钟产生电路的结构的示例。

首先，描述图14所示的选通时钟产生电路。在输入端子1接收时钟信号CLK1，输入端子1通过“或”门BUF1与“或”门BUF2的输入端子和“或”门BUF3的输入端子相连。

“或”门BUF2的输出端子与触发器FF1的时钟输入端子相连。“或”门BUF3的输出端子与“与”门AN1的第二输入端子相连。

在与触发器FF1的数据输入端子相连的输入端子2处接收数据信号Data1。触发器FF1的输出端子连接到“与”门AN1的第一输入端子。“与”门AN1的输出端子与输出选通时钟信号GCLK1的输出端子3相连。

现在，参考图14的电路结构图和图15A的时序图来描述以这种方式构造的选通时钟产生电路的操作。在输入端子1接收的时钟信号CLK1通过“或”门BUF1和“或”门BUF2到达触发器FF1的时钟输入端子。在输入端子2接收的数据信号Data1到达触发器FF1的数据输入端子。结果，选通信号Gate1从触发器FF1的输出端子送到“与”门AN1的第一输入端子，选通信号Gate1具有如图15A所示的波形，它具有延迟到时钟信号CLK1的上升沿的数据信号Data1的转换点。

在输入端子1接收的时钟信号CLK1也到达“与”门AN1的第二输入端子。因此， 与”门AN1将选通时钟信号GCLK1输出到输出端子3，选通时钟信号GCLK1为选通信号Gate1和时钟信号CLK1的“与”值。

这样，通过数据信号的输入来指定需要时钟信号的周期，可以只在需要时钟信号的周期内以选通时钟信号GCLK1的形式输出时钟信号。

接着，描述图16所示的选通时钟产生电路。在输入端子4接收时钟信号CLK2，输入端子4与反相器INV2的输入端子和“或”门BUF5的输入端子相连。

反相器INV2的输出端子通过“或”门BUF4与触发器FF3的时钟输入端子相连。“或”门BUF5的输出端子与“与”门AN3的第二输入端子相连。

在与触发器FF3的数据输入端子相连的输入端子5接收数据信号Data2。触发器FF3的输出端子与“与”门AN3的第一输入端子相连。“与”门AN3的输出端子与送出选通时钟信号GCLK2的输出端子6相连。

现在参考图16的电路结构图和图17A的时序图来描述以这种方式构造的选通时钟产生电路的操作。通过反相器INV2使在输入端子4接收的时钟信号CLK2反相，然后通过“或”门BUF4到达触发器FF3的时钟输入端子。在输入端子5接收的数据信号Data2到达触发器FF3的数据输入端子。结果，选通信号Gate3从触发器FF3的输出端子提供给“与”门AN3的第一输入端子，选通信号Gate3具有如图17A所示的波形，其中数据信号Data2的转换点延迟到时钟信号CLK2的下降沿。

在输入端子4接收的时钟信号CLK2还通过“或”门BUF5到达“与”门AN3的第二输入端子。因此，“与”门AN3输出到选通时钟信号GCLK2的输出端子6，选通时钟信号GCLK2为选通信号Gate3和时钟信号CLK2的“与”值。

这样，通过数据信号的输入来指定需要时钟信号的周期，可以只在所需的周期内以选通时钟信号GCLK2的形式输出时钟信号。

然而，根据设置和互连产生了不同延迟，因此到达输出选通时钟信号的“与”门的第一输入端子处的选通信号的边沿并不一定和到达同一“与”门的第二输入端子处的时钟信号的对应边沿重合，如图15A或17A所示。