[发明专利]非易失性半导体存储装置

权利要求书

1.一种非易失性半导体存储装置，其特征在于：具有

存储单元阵列区域，该存储单元阵列区域使得：分别在相交叉的列方向和行方向中，排列了具有一个字选通、由第1、第2控制选通控制的第1、第2非易失性存储元件的存储单元，

控制选通驱动部，用于驱动所属存储单元阵列区域内的所述若干存储单元的各个所述第1、第2控制选通，

所述存储单元阵列区域具有在所述行方向上分割的若干扇区，

所述控制选通驱动部，具有分别对应所述若干扇区中的每一个的若干控制选通驱动器，所述若干控制选通驱动器中的每一个，都可能对相应的一个扇区内的所述第1、第2控制选通电压进行设置，这种电压设置与其它扇区无关。

2.依据权利要求1的一种非易失性半导体存储装置，其特征在于：在数据消除时刻，从所述若干控制选通驱动器中选取一个，将第1消除用高电位提供给该一个扇区内的所有所述第1、第2控制选通，从而能对所述若干扇区内的每一个扇区，一起执行数据消除。

3.依据权利要求2的一种非易失性半导体存储装置，其特征在于：在所述若干扇区的每一个上，都设置有沿所述列方向形成的若干控制选通线，

所述控制选通驱动部，不通过选通电路，而直接连接到所述若干扇区的每一个扇区内所配置的所述若干控制选通线的每一条上。

4.依据权利要求3的一种非易失性半导体存储装置，其特征在于所述若干控制选通线包含：

若干主控制选通线，用于直接连接到所述控制选通驱动部，

若干子控制选通线，用于将所述若干主控制选通线，与所述若干存储单元的所述第1、第2控制选通连接起来。

5.依据权利要求4的一种非易失性半导体存储装置，其特征在于：

在所述若干扇区的每个扇区上所设置的偶数的主控制选通线上，连接有若干子控制选通，该若干子控制选通，共同连接了偶数列的所述若干存储单元中每一个存储单元的所述第2控制选通以及奇数列的所述若干存储单元中每一个存储单元的所述第1控制选通；在所述若干扇区的各扇区上设置的奇数的主控制选通线上，连接有若干子控制选通线，这些子控制选通线，共同连接了奇数列的所述若干存储单元中每一个存储单元的所述第2控制选通以及偶数列的所述若干存储单元中每一个存储单元的所述第1控制选通。

6.依据权利要求5的一种非易失性半导体存储装置，其特征在于：

在根据所述若干扇区而设置的所述若干控制选通驱动器中的每一个上，连接有k条主控制选通线；

在所述若干扇区的每一个上，在所述行方向上，配置了若干存储块，这些存储块与由连接了k条子控制选通线的存储单元群构成的各个输入输出位相对应；

设置了沿着所述行方向延伸的若干配线，通过所述若干配线中的一条使所述k条主控制选通线中的每一条与和其相应的所述k条子控制选通线中的每一条相连。

7.依据权利要求6的一种非易失性半导体存储装置，其特征在于：

将在所述存储块的所述行方向上延伸的存储单元数设定为4个，设定k＝4。

8.依据权利要求1的一种非易失性半导体存储装置，其特征在于，

在所述若干扇区的每一个扇区上，进一步设置了：沿所述列方向延伸而形成的若干位线；以及

至少在数据编辑时和读出时，驱动所述若干位线的位线驱动部。

9.依据权利要求8的一种非易失性半导体存储装置，其特征在于，进一步设置了：

在一个扇区的每个数据消除时，向该扇区内形成的所述若干位线提供第2消除用高电位的消除用位线驱动部。

10.依据权利要求8的一种非易失性半导体存储装置，其特征在于：

所述若干位线是在杂质层上形成的。

11.依据权利要求10的一种非易失性半导体存储装置，其特征在于：

所述若干扇区中的每一个，都是在与其它扇区相分离的一个平板区域内形成的，在所述平板区域内，设置了用于提供第2消除用高电位的消除用平板驱动部。

12.依据权利要求10的一种非易失性半导体存储装置，其特征在于：

设置了若干主位线，这些主位线分别连接在所述杂质层上形成的所述若干位线中每一条位线上；在从所述若干主位线至所述若干位线的各条路径中，没有设置选通电路。