[发明专利]半导体装置及其制造方法

说明书

                  前后参照相关申请

本申请基于2001/3/28提出的在先日本专利申请No.2001-93660的优先权，在这里结合参照其全部内容。

发明领域

本发明涉及一种具有多晶硅膜和硅化物膜叠层构造布线的半导体装置及其制造方法。

背景技术

随着半导体装置的微细化，要求MIS晶体管的栅(gate)电极和连到栅电极的布线(以下，把两者总称为栅布线)降低电阻。作为降低栅布线的办法，大家都知道多晶硅膜和金属硅化物膜的叠层构造。

美国专利5498908号、特开平3-203366号公报和特开平6-104259号公报中，都公开了上述这种栅布线构造。这些文献是以防止P型多晶硅膜与N型多晶硅膜的边界附近的P型杂质和N型杂质相互扩散为目的。为此，例如，要除去P型多晶硅膜与N型多晶硅膜的边界区域上的金属硅化物膜(Ti硅化物膜、W硅化物膜等)，用金属膜连接彼此之间隔断的金属硅化物膜。

但是，在上述现有技术中，就需要用于除去金属硅化物膜的图形制作。为此，隔断的金属硅化物膜间，按照设计规则产生一定以上的间隔。用于连接隔断金属硅化物膜之间的图形宽度，比起上述间隔来进一步增大，关系到面积的增加。并且，还需要用于进行图形制作的额外工序。进而，Ti硅化物等因为电阻比较高，所以难以充分降低栅布线电阻。

作为电阻比Ti硅化物低的材料，也已提出采用钴硅化物(CoSi₂)。不过，代替Ti硅化物使用钴硅化物时，发生成品率大幅度下降的问题，难以应用于半导体装置。

这样，将多晶硅膜与金属硅化物膜的叠层构造用于栅布线上时，就难以获得具有良好性能的半导体装置。

发明内容

本发明的第1方面是半导体装置，具备：包括在上述半导体衬底的上方形成并含有第1导电型杂质的第1多晶硅膜，和第1多晶硅膜上形成并含有Co、Ni和Pd的至少一种的第1硅化物(silicide)膜的第1布线；包括在上述半导体衬底的上方形成并与上述第1多晶硅膜连接，含有第2导电型杂质的第2多晶硅膜，和第2多晶硅膜上形成并含有Co、Ni和Pd的至少一种的第2硅化物膜的第2布线；以及具有跟上述第1多晶硅膜与第2多晶硅膜的边界区域对应的部分，并连接到上述第1硅化物膜和第2硅化物膜的导电连接部。

本发明的第2方面是半导体装置的制造方法，具备：在上述半导体衬底的上方形成多晶硅膜的工序；把第1导电型杂质导入上述多晶硅膜的第1区域，并把第2导电型杂质导入上述多晶硅膜的第2区域的工序；在包括上述第1和第2区域的上述多晶硅膜上，形成含有Co、Ni和Pd的至少一种金属模的工序；使上述多晶硅膜和上述金属模反应，在上述第1区域上形成第1硅化物膜，在上述第2区域上形成第2硅化物膜的工序；以及在上述第1区域与第2区域的边界区域上形成导电连接部，使上述导电连接部与上述第1硅化物膜和第2硅化物膜连接的工序。

附图说明

图1是表示本发明一个实施例的半导体装置构成的一部分平面图。

图2A、图2B和图2C是分别沿图1的A-A′的剖面图，沿图1的B-B′的剖面图，沿图1的C-C′的剖面图。

图3A和图3B是用于说明本发明一个实施例的半导体装置构成的剖面图。

图4是用于说明本发明一个实施例的半导体装置构成的剖面图。

图5A、图5B和图5C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图6A、图6B和图6C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图7A、图7B和图7C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图8A、图8B和图8C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图9A、图9B和图9C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图10A、图10B和图10C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图11A、图11B和图11C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图12A、图12B和图12C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图13A、图13B和图13C是表示本发明一个实施例的半导体装置制造方法一部分的剖面图。

图14A、图14B和图14C是表示本发明另一个实施例的半导体装置构成的剖面图。

具体实施方式

以下，参照附图说明本发明的实施例。