[发明专利]用于降低相干信号干扰的编码/解码系统

权利要求书

1.用于减少至少两个均与公共时钟信号组帧的位流之间的相干信号干扰的装置，包括

根据公共时钟信号产生的内部时钟信号，

使用唯一特征对内部时钟信号进行编码的编码器，

包含把所述至少两个位流中的一个位流与编码的内部时钟信号混合起来以产生编码的输出信号的逻辑与门，

其中当发送期间编码输出信号与所述至少两个位流中另一个位流混合时，在接收端可识别混合位流的各个位。

2.如权利要求1所述的装置，其特征在于所述编码器包含用于编码内部时钟信号的曼彻斯特编码器。

3.如权利要求1所述的装置，其特征在于所述编码器包含具有串行输出端，串行输入端，并行输入端和时钟输入端的再循环移位寄存器。，

其中移位寄存器的串行输出端的串行输出信号被反馈到串行输入端，

内部时钟信号被提供给时钟输入端，

唯一特征被提供给并行输入端，以及

异或电路混合移位寄存器的串行输出信号和内部时钟信号以产生编码时钟信号。

4.用于询问/识别多个编码标牌的装置，包括

用于在载波频率上向标牌发送数据位流并且从标牌接收数据的应答位流的询问器/读取器(I/R)，

多个编码标牌，其中每个标牌(a)存储一个唯一特征模式并且(b)产生数据位流以应答I/R，

每个标牌根据载波频率产生的时钟信号，

每个标牌中使用唯一特征模式对时钟信号进行编码的编码器，以及

每个标牌中使用产生的位流调制编码时钟信号以便产生每个标牌的应答位流的电路。

5.如权利要求4所述的装置，其特征在于所述编码器包含用于编码内部时钟信号的曼彻斯特编码器。

6.如权利要求4所述的装置，其特征在于所述编码器包含具有串行输出端，串行输入端，并行输入端和时钟输入端的再循环移位寄存器，

其中移位寄存器的串行输出端的串行输出信号被反馈到串行输入端，

时钟信号被提供给时钟输入端，

特征模式被提供给并行输入端，以及

异或电路混合移位寄存器的串行输出信号和内部时钟信号以产生编码时钟信号。

7.如权利要求6所述的装置，其特征在于所述移位寄存器的长度等于特征模式的长度，以及

每个位时间周期内再循环一次特征模式。

8.解码与公共时钟信号组帧的脉冲位流的鉴别器电路，包括

接收脉冲位流的接收器，其中1和0的位时间周期中包含脉冲位流中的预定数量脉冲，

根据公共时钟信号产生并且具有公共时钟信号的频率的倍数的频率数值的时钟脉冲，

接收脉冲位流并对时钟脉冲计数的第一计数器，第一计数器在计数达到预定数值时确定1在脉冲位流中出现，以及

接收脉冲位流并对时钟脉冲计数的第二计数器，第二计数器在计数达到预定数值时确定0在脉冲位流中出现。

9.如权利要求8所述的电路，其特征在于所述接收器包含把脉冲位流转换成与第一和第二计数器兼容的逻辑电平的阈值比较器。

10.询问/识别编码标牌的装置，包含在载波频率上向标牌发送数据位流并且从每个标牌接收数据的应答位流的询问器/读取器(I/R)，数据的应答位流包含1和0，该装置包括

接收数据的应答位流的接收器，其中应答位流包含用公共时钟信号组帧的数据，

根据公共时钟信号产生并且频率数值是公共时钟信号的频率的倍数的内部时钟信号，

接收数据的应答位流并响应时钟信号的第一计数器，当预定间隔期间至少一个数据位出现在数据的应答位流中时该第一计数器提供输出信号，以及

接收数据的应答位流并由时钟信号提供时钟的第二计数器，当预定间隔期间没有数据位出现在数据的应答位流中时该第二计数器提供输出信号，

其中当第一计数器提供输出信号时，1出现在数据位流中，当第二计数器提供输出信号时，0出现在数据位流中。