[发明专利]具有较高密度及改良可制造性的高容量存储器模组

说明书

技术领域

本发明是有关于一种应用于电脑的高密度存储器模组，尤指一种较高密度、双面板存储器模组其具有阻抗控制的传输线总线及，选择性地，驱动线终端器内建在该存储器模组中例如是双倍资料速率(double datarate，DDR)同步动态随。

背景技术

本项专利申请案是有关美国第5,928,005号专利案，由Li等人所提出的“自我组合低插入力连接器配件”，及关于待审中的1999年12月14日申请的美国专利申请案号09/461,069，及1999年12月14日申请的美国专利申请案号09/461,065,1999年12月14日申请的美国专利申请案号09/461,064，以及待审中的1999年12月14日申请的美国专利申请案号09/645,859。以上各专利申请案在此指定为本专利案的参考文献。

现今，多样化的软件在高速数字计算装置上执行需要比以前更多的动态随机存取存储器或是更先进的动态随机存取存储器(RAM)。但是当系统中资料总线及时脉的速度增加时，用以服务复数个存储器装置的电气驱动需求较使用较少存储器时变得更加迫切。

存储器系统的操作速度主要是由存储器控制器及该等存储器装置之间的复数个电气互连所决定。当资料传输率增加时，经过该等电气互连的信号传输时间与信号的暂态时间相比将不再是可忽略的。在高总线速度，这些互连的表现有如传输线网路(transmission line networks)。此传输线网路的响应特征定义该存储器总线的最大可使用速度。

在目前的存储器封装技术中，存储器卡或存储器模组上实际可用的存储器数量是由两个因素所决定：存储器装置(chips)本身的容量及：在该存储器模组上可制造的实际电气连接的数量。该存储器卡或存储器模组可以被雏菊轮式串接(daisy chained)其串接数量是与线驱动器或线接收器的数量完全相依。为了确保快速的存储器循环时间(cycle times)，非常短，快速的上升脉冲被使用。

例如，在一般存储器系统中，因为在一定的时间区间中只有一个比特可以存在总线中，该总线的速度主要是由总线的信号设定时间(setuptime)所决定。结果，在目前个人电脑的存储器系统中总线所能达到的最高资料传输率是每秒266百万比特(Mbits per second)。通常地，在此一般的存储器系统中不需要或提供阻抗匹配的终端。

为了达到较高总线速度且同时允许较大的存储器容量，阻抗控制的总线型态必须被采用。例如，RAMBUS的技术特征为存储器的组态，其中存储器装置被排列(封装)在最多3个RAMBUS线内存储器模组(RAMBUS lnline Memory Module(RIMM))卡上，所有主机板(motherboard)上的互连由高速资料总线连接。一个或多个终端零件(termination components)被放置在主机板上的总线实际终端。

在操作上，地址/资料线离开主机板上的驱动线且进入存储器雏菊轮式串接的第一个RIMM卡。这些相同的地址/资料线必须经由一完整、第二组连接离开该RIMM卡。在驱动线到达他们的终端前此绕线(routing)持续经由一第二及第三RIMM模组。此存储器/总线组态允许非常快速的暂态信号被传输在存储器控制器及相对较长的总线的资料储存装置之间。这些总线允许复数个比特同时被传输至总线的每一线中。因此，可达到每秒800百万比特的资料传输率。甚至在将来可能出现更高速的资料传输率。

该等总线的一个最重要特性是信号传输路径的有效阻抗被良好的控制。总线的一个端点被放置与总线的特征阻抗匹配的终端(terminated)以维护信号的传真性及信号的完整。

在采用该等总线的系统中，该等驱动信号的振幅是比一般数字信号的振幅小。这是导致该等装置的驱动强度(dv/dt)的限制。

如上所述的因素使该等存储器总线的可靠操作非常依赖沿着该等总线的互连的阻抗控制。沿着传输路径的阻抗不匹配将导致信号的衰减，换句话说，可能导致资料传输中错误。同时，维护所有信号及时脉的精确时序对于可靠的资料传输也是关键性的。因此，最小化信号-至-时脉延迟差异(资料-至-时脉歪斜，data-to-clock skew)是该等总线另一个重要的需求。