[发明专利]半导体器件及其制造方法

说明书

本发明涉及一种半导体器件，在其半导体本体的表面上提供有非易失性存储器元件。

这种半导体器件见于美国专利US 5,607,871。在已知的半导体器件中，非易失性存储器元件包括源和漏，以及与包含控制栅的栅结构电绝缘的一个存取栅。上述栅结构与半导体本体通过栅极电介质层电绝缘，带有一个用作电荷存储区的浮栅，其中以电荷的形式存储数据。存取栅具有基本上平行于半导体本体的表面延伸的大致平坦的表面部分。存取栅是通过构图与该栅结构和相邻的栅结构重叠的多晶硅层形成的，并伸展超过栅结构的最外面的侧壁。在栅结构之间，构图的多晶硅层位于局域地形成在半导体本体中的漏极之上，源极形成在半导体本体中，与构图后的多晶硅层对准。

已知的半导体器件的缺点是，由于在栅结构区域和位于这些区域上的多晶硅层的大的拓扑结构，多晶硅层的光刻构图很困难。当在多晶硅层上形成的光刻胶层被曝光以形成光刻图案时，在多晶硅层的表面上光线被反射到倾斜的方向上。结果使光刻图案变形，导致多晶硅层构图的精确性很差。当构图多晶硅层位于漏极之上时，已知半导体器件的另一缺点是在一个单独的步骤里不能同时形成源极和漏极，在存储器元件的工作过程中构图的多晶硅层和漏极之间会发生串扰。

上述非易失性存储器元件包括一个存取晶体管和一个浮栅晶体管，在浮栅晶体管中包括一个可以以电荷形式存储数据的浮栅。如本领域所公知的，可以使用一个所谓电荷陷阱(traping)晶体管来代替上述的浮栅晶体管。这种电荷陷阱管包括一个通过栅极电介质层与半导体本体绝缘的控制栅，栅极电介质层包括可以存储电荷的相互隔开的陷阱中心。在这种电荷陷阱晶体管中，电荷不但能只在沟道的全部长度范围内存在，还可以只在沟道的源极侧或漏极侧存在。由于在读取过程中可以分辨这些不同的情况，每个存储器元件可以存储2个比特。

不论象上述已知的半导体器件那样将浮栅用于存储电荷，还是在栅极介质层中包括相互隔开的陷阱中心，都包括上述的缺点。这些缺点也存在于电荷陷阱晶体管中。

因此本发明的目的是提供一种带有存储器元件的半导体器件，其中能更容易地和更精确地制造所述存储器元件，且能消除上述的操作中的串扰问题。

根据本发明的半导体器件包括形成在半导体本体表面上的非易失性存储器元件，该存储器元件包括漏极、源极和包括控制栅的栅结构电绝缘的存取栅，所述栅结构与半导体本体通过栅极电介质层电绝缘，其中提供有电荷存储区，可以以电荷的形式存储数据，以及该存取栅具有基本平行于半导体本体表面延伸的基本为平坦的表面部分和靠着栅结构放置且与栅结构没有重叠的块状形状。当通过光刻构图一个导电层来形成存取栅时，所发出的用于构图上覆的光刻胶层的光不会在导电层的表面上反射到倾斜的方向上。因此，能以更大的精确性制造存取栅。此外，通过使用栅结构和存取栅作为一个掩膜，能够使用一个单独的步骤形成源和漏，依此方式，消除了漏极和形成存取栅的导电层之间的串扰。

电荷存储区可以由例如浮栅形成。在另一个实施例中，电荷存储区中含有相互隔开的陷阱中心。例如，带有相互隔开的陷阱中心的栅极电介质层可以是含有杂质的二氧化硅层，杂质可以是分布在其中的金属粒子，杂质形成陷阱中心。然而，更普遍的方式是使用包括两层不同材料的栅介质层，它形成提供相互隔开的陷阱中心的边界层。为了增大与标准CMOS工艺的兼容性，双层的栅介质层优选地由一层二氧化硅层和一层氮化硅层构成。

在根据本发明的半导体器件的另一个实施例中，存取栅的基本平坦的表面部分位于与栅结构的上表面部分基本相同高度的地方。因此，存取栅和栅结构的组合结构基本是平坦的。

在包含一个存取栅的非易失性存储器元件中，该存储器元件也称为双晶体管元件(2T)，存取栅优选地位于邻近源极的栅结构的一侧。如果存取栅位于源极侧，则用于开关的编程电压小于当存取栅位于漏极侧的用于开关所需的编程电压，因此前一种存取晶体管可以具有更薄的栅极电介质层。

根据本发明的半导体器件的其它优点在从属权利要求中描述。

本发明还涉及制造一种半导体器件的方法，在所述半导体器件的半导体本体的表面含有一个非易失性存储器元件。

这种方法描述于美国专利US5,607,871。在已知的方法中，在施加导电层即多晶硅层之前，在半导体本体上形成位于一个栅结构和相邻的栅结构之间的漏极。然后构图多晶硅层，使其与上述栅结构和相邻的栅结构重叠，并延伸超过这些栅结构的最外面的侧壁。在构图多晶硅后，在半导体本体上形成与构图后的多晶硅对准的源极。