[实用新型]小时延跳频处理器

权利要求书

1、一种小时延跳频处理器，它由发送电路和接收电路组成，其中，发送电路由存贮单元、定时器、锁相环、缓冲器和中央处理器CPU组成；接收电路由存贮单元、定时器、锁相环、数字相关器和共用中央处理器CPU组成，其特征在于发送电路和接收电路均由两个存贮单元，发送电路的两存贮单元的数据输入端通过发送输入转换开关接待处理的业务数据信号，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与待处理业务数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端均与锁相环的输出相连，锁相环的输出同时与缓冲器的时钟输入端相连，两存贮单元的输出端通过发送输出转换开关接缓冲器的数据输入口，定时器的输出端分别与发送输入输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU并行数据输出口相连，缓冲器的输出送出发送数据，通过发送信道送至发送天线；接收电路的两存贮单元的数据输入端通过接收输入转换开关与接收信道的解调数据信号相连，两存贮单元的时钟输入端及定时器和锁相环的时钟输入端均接与解调数据信号同步的外接时钟信号，两存贮单元的锁相时钟输入端和缓冲器输入时钟均与锁相环的输出相连，接收信道的解调数据信号和与其同步的外接时钟信号分别与数字相关器的数据输入端和时钟输入端相连，相关器的并行数据输入口与CPU的并行数据输出口相连，相关器的跳频同步标志输出端分别与两存贮单元的清零端和定时器的清零端相连，两存贮单元的输出端通过接收输出转换开关接缓冲器的数据输入端，定时器的输出端分别与接收输入、输出转换开关的控制端相连，缓冲器的并行数据输入口与中央处理器CPU的并行数据输出口相连，缓冲器的输出送出业务数据通过接收通道到用户终端。

2、按权利要求1所述的小时延跳频处理器，其特征在于所述发送电路和接收电路可或采用分立的集成器件组成，或采用大规模的可编程逻辑器件D402构成，它同时包含了发送电路和接收电路中除共用中央处理器CPU之外的所有各单元，其内部连接分别与权利要求1中的连接相同，其各单元与共用CPU的连接通过可编程逻辑器件D402的对应输入输出端口与CPU相连，连接结构亦与权利要求1中的连接相同。