[发明专利]半导体存储装置和信息处理单元

说明书

                    发明背景

1.发明领域

本发明涉及半导体存储装置和信息处理单元，更具体地说，涉及具有脉冲串方式的半导体存储装置，其中响应外部指令连续地传递数据块中的多个数据位，还涉及具有这种半导体存储装置的信息处理单元。

2.相关技术的说明

(第一现有技术)

利用其中写数据流和读数据流沿着相同的数据总线的所谓的I/O公共半导体存储装置，通过设置写等待时间，可以有效地使用该数据总线，所述的写等待时间是在输入写指令和写要被写的数据之间的延迟时间。

图34是表示在不设置写等待时间的情况下如何传递数据的定时图。图35是表示在设置写等待时间的情况下如何传递数据的定时图。

图34是表示在脉冲串的长度是“2”写等待时间是“0”的情况下读-写-读(RD-WR-RD)周期的视图。在本例中，-RD指令和在图34(A)所示的第0个时钟的前沿同步地输入[见图34(B)]。对于大多数半导体存储装置，在RD指令的输入和数据向总线的发出之间需要一定的存取时间。在本例中，如图34(C)所示，在第三个时钟的前沿，这就是说在RD指令被输入之后经过3个时钟时，读数据位Q1，Q2被发送到数据总线。

在读数据位被发出之后，在第5个时钟的前沿输入一WR指令。写等待时间是“0”，因此，几乎在输入此WR指令的同时，通过数据总线输入被写的数据位D1和D2。

在此WR指令之后，下一个RD指令被立即输入，因为在RD指令的输入和向数据总线发送数据之间存在一相应于存取时间的延迟，所以数据总线将不被写数据和读数据充满。

如上所述，如果写等待时间被设置为“0”，则从一个RD指令到下一个RD指令的RD-RD周期是6个时钟。

图35为表示在脉冲串长度是“2”写等待时间是“3”的情况下的一个RD-WR-RD周期的视图。在本例中，-RD指令和在图35(A)所示的第0个时钟的前沿同步地输入(见图35(B))。如上所述，对于半导体存储装置，在输入RD指令和向总线发送数据之间需要一定的存取时间。在本例中，在第三个时钟的前沿向数据总线发送读数据位Q1和Q2[见图35(C)]。

如果写等待时间被设置，则在输入WR指令和输入写数据之间存在一个延迟。因此可以在发送读数据之前读WR指令。在本例中，WR指令在第二个时钟的前沿被输入。

在输入WR指令并经过相应于写等待时间的时钟(在本例中为3个时钟)之后，写数据被读取。在本例中，写数据位D1和D2在第5个时钟的前沿被读取。

在WR指令之后立即输入下一个RD指令，如上所述，因为在输入RD指令和向数据总线发送数据之间存在一个相应于存取时间的延迟，因而数据总线不会被写数据和读数据充满。相应于RD指令的读数据在第6个时钟的前沿被读取。

如上所述，如果写等待时间被设置为“3”，则从RD指令到下一个RD指令的RD-RD周期是3个时钟。结果，和上述的写等待时间被设置为“0”的情况相比，RD-RD的周期(时间)可被缩短3个时钟。

(第二现有技术)

存储体交错(Bank interleaving)是用于对半导体存储装置实现高速存取的技术之一。

利用存储体交错技术，整个存储器被分成多个存储体并被管理。当CPU开始访问存储体之一时，便开始访问在下一次要被访问的另一个存储体。在由CPU进行的第一次访问结束时，要由CPU在下一次访问的存储体处于可以传递数据的状态下。因此，CPU可以传递数据而不需延迟。

图36是表示用于常规的存储体交错的操作的定时图。图37是表示用于实现这种存储体交错的电路实例的视图。

在图37所示的CLK(时钟)输入端201接收一从外部输入的CLK信号。CMD(指令)输入端202接收一从外部输入的CMD信号。ADD(地址)输入端203接收一从外部输入的ADD信号。

CLK输入电路204对CMD输入电路205、ADD输入电路206和脉冲串长度计数器209提供从CLK输入端201输入的CLK信号。

CMD输入电路205对从CMD输入端202输入的CMD信号进行波形整形，并将所述信号提供给CMD译码器207。

ADD输入电路206对从ADD输入端203输入的ADD信号进行波形整形，并将其提供给脉冲串长度判断电路208、脉冲串地址产生电路210和地址输入电路211。