[发明专利]半导体存储器阵列的自对准方法和由此制造的存储器阵列

说明书

技术领域

本发明涉及一种形成分栅(split gate)型浮栅存储单元的半导体存储器阵列的自对准方法。本发明还涉及一种上述类型的浮栅存储单元的半导体存储器阵列。

发明背景

使用浮栅来存储电荷的非易失性半导体存储单元和在半导体衬底中形成的这种非易失性存储单元的存储器阵列是本领域公知的。通常，这种浮栅存储单元具有分栅型、或叠栅型、或是它们的组合。

制造半导体浮栅存储单元阵列所面临的其中一个问题是各个部件(诸如源极、漏极、控制栅、浮栅)的对准，特别是随着存储单元的尺寸的减小，这个问题就更明显。随着整体半导体工艺的设计标准的降低，减小了最小的平板印刷要素(部件)，对精确对准的需求变得更重要了。各部件的对准同样决定着半导体产品的制造合格率。

自对准(self-alignment)在本领域是公知的。自对准是指如此处理涉及一种或多种材料的一个或多个步骤的动作：使各要素在所述步骤中相互间自动对准。相应的，本发明使用自对准技术来制造浮栅存储单元型的半导体存储器阵列。

随着存储单元的尺寸的减小，经常会出现两个主要的问题。首先，较小尺寸的存储单元使得源极线中的电阻增大，较高的电阻抑制了读出事件(readevent)中需要的单元电流。其次，较小尺寸的存储单元导致源极和位线结点之间的较低的击穿电压V_PT，这样就限制了程序事件中可获得的最大浮栅电压Vfg。浮栅电压Vfg是通过从源区经耦合氧化物层(位于源极和浮栅之间)的电压耦合来获得的。在源极侧的注入机构中，较高的Vfg(及由此带来的较高击穿电压V_PT)对于足够的热载流子注入效率是必需的。

发明概述

本发明通过提供一种(T形的)源区来解决上述的问题，其中较宽的导电的上部减小了源极线电阻，而源极线中较窄的下部有利于制作较小尺寸的存储单元。除了通过底部耦合氧化物的耦合之外，存储单元的结构还有利于通过浮栅上部的氧化物获得源极电压到浮栅的耦合，这样就增大了源极和浮栅之间的耦合系数。

本发明是一种在半导体衬底中形成浮栅存储单元的半导体存储器阵列的自对准方法，每个存储单元具有一个浮栅、第一端子、第二端子和一个控制栅，第一和第二端子之间具有一个沟道区，该方法包括如下步骤：

a)在衬底上形成多个有间隔的隔离区，它们大致相互平行并在第一方向上延伸，在每对邻近隔离区之间有一个有源区，每个有源区包括在半导体衬底上的第一绝缘材料层和在第一绝缘材料层上的第一导电材料层；

b)跨越有源区和隔离区形成多个有间隔的第一沟槽，这些沟槽是大致相互平行的并在与第一方向大致垂直的第二方向上延伸，每个第一沟槽具有其中形成内缩(indentation)的侧壁；

c)用一种导电材料填充每个第一沟槽来形成第一导电材料塞块，其中，对于在每个有源区中的每个第一塞块：

第一塞块包括下部，它在第一沟槽侧壁内缩的下面形成，邻近第一导电材料层并与之绝缘，并且

第一塞块包括上部，它在第一沟槽侧壁内缩的上面形成，邻近第一导电材料层并与之绝缘；

d)在衬底中形成多个第一端子，其中在每个有源区中，每个第一端子与第一导电材料塞块之一邻近并电连接；以及

e)在衬底中形成多个第二端子，其中在每个有源区中，每个第二端子是与第一端子是间隔开的。

按本发明的另一方面，一种电可编程和可擦除存储器件，包括：一个第一导电类型的半导体材料的衬底；在衬底中的具有第二导电类型的第一和第二区，第一和第二区是间隔开的并且其间有一个沟道区；设置在所述衬底上的第一绝缘层；一个导电的浮栅，它设置在所述第一绝缘层之上，并且在所述沟道区的一部分上面和第一区的一部分上面延伸；以及一个导电的源区，它设置在衬底中第一区的上面并与之电连接。源区具有邻近浮栅设置并与之绝缘的下部和在浮栅的上面设置并与之绝缘的上部。