[发明专利]具自我测试与修复功能的资料缓冲器架构及其运作方法

说明书

技术领域

本发明系有关一种具自我测试与修复功能的资料缓冲器架构及其运作方法，尤指一种能降低IC在不运作时的电力消耗及具有自我测试、在测试不良后自动修复功能的资料缓冲器。

背景技术

在逻辑电路或计算机系统中，通常运用了大量用于暂时性储存资料的资料缓冲器(data buffer)，藉以使资料的传送能配合处理速度较快的组件(通常指微处理单元)所设定的速度，而在一般逻辑电路设计的观念上，提供IC内部各单元一同步(sysnchronization)的时钟信号是非常重要的。如图1所示，为一般数据缓冲器的逻辑线路图，图中所示仅以单一位资料缓冲器10作说明，其系由一二对一多任务器(2-1mux)11及一正反器(flip-flop)12所组成(通常是D形正反器)，该多任务器11系以写入致能(write enable)信号WE作为资料输入的选择信号，用以控制资料写入、选择一资料缓冲器内存资料输出及选择资料存入一资料缓冲器内等三种运作模式。

正反器12的资料输入系为多任务器的输出，其资料输出端并回授(feedback)至多任务器11之一输入端，且所需的工作频率系由一时钟信号clock所供应。如图2所示的时序图，当写入致能信号WE为“1”时，多任务器11将选择输入资料D进入正反器12，经时钟信号clock触发后，将输入资料D传出同时回授至多任务器11。当写入致能信号WE为“0”时，多任务器11将回授的资料进入正反器12，经时钟信号clock触发后，将回授的资料传出同时再回授至多任务器11，倘若此时写入致能WM不再动作，正反器12将维持在此资料信号状态不改变，直到下一次写入致能WE激活，因此能将资料闩锁(latch)住一段时间(如图2所示的输出时序Q)。

但此电路却具有下列的缺点：

1.即使资料缓冲器10处于不动作状态，该时钟信号clock仍持续且供应至正反器11，一直在持续消耗电力。

2.在资料缓冲器10制作完成后，必须要经过测试的制程步骤(业界称为scan chaintest)，通常测试方式是将每一个正反器12以另一个线路串联一起(如图4所示)，以检查正反器12是否能正常工作，如此即增加IC的制作面积，须知半导体材料比贵重金属还要昂贵，因而将增加成本支出及测试时间。

为解决上述的缺点1的电力消耗问题，图1所示的电路必须要作修正，而最简单的方式就是将时钟信号clock再通过一逻辑闸13(如与门等)形成闸化时钟信号(gatedclock)，藉由逻辑闸13对时钟信号clock的隔离，使时钟信号必须要在写入致能WM进入后才能激活正反器12。图3所示系为闸化时钟信号应用于传统资料缓冲器的逻辑电路图；前述经逻辑闸13所产生的闸化时钟信号fclk系由写入致能WM、时钟信号clock经一与门13整合所产生。配合图2所示的时序图，由于时钟信号clock与写入致能WE两者的维持时间(hold time)不同，当时钟信号clock转态为低准位(low)时，写入信号WE仍维持在高准位(high)，此时经过与门13后，闸化时钟信号fclk随即转态为低准位，但在时钟信号clock下一个周期进入时，写入致能WM尚未转态，经过与门13后转态为一小的高准位突波，这对于资料缓存器10来说，原先资料因闸化时钟信号fclk为高准位而将资料闩锁于正反器12内，随后的小突波却再度使正反器12转态(如图2的错误输出Q’)，而将先前所闩锁的资料呈现出不确定的状态，亦即将资料缓存器的储存功能丧失。另一原因即是时钟信号clock已经与门13延迟形成闸化时钟信号fclk，但输入资料并未相对延迟输入的时间，将产生维持时间、设定时间(set time)等问题，使电路、时序控制更加复杂，这就是闸化时钟信号fclk在一般的逻辑电路设计上所不被允许且被视为违反设计原则的原因所在。