[发明专利]非易失性半导体存储装置和非易失性半导体存储系统

说明书

技术领域

本发明涉及可电气地书写替换的非易失性半导体存储装置及其系统。更具体地涉及快速存储器。

背景技术

现有的快速存储器具有数字控制界面。数据控制信号端子的电源端子也具有写入和擦除电源端子，它们是DC输入，在快速存储器内部对应于来自外部的数字控制信号进行控制，以适当的波形整形后施加到存储单元上。因此，在快速存储器内部，为了产生存储单元的读出、写入和擦除所必需的信号，在存储单元以外有较多的称为周边电路的控制电路。

另外，使用快速存储器的大多是可脱离的存储装置。例如灵通介质、压缩快速存储器、存储棒、SD卡等。灵通介质的界面是NAND快速存储器的界面，其它装置大体上是磁存储装置的界面。无论哪一种，在磁存储装置的主机侧的文件管理下接受并存储文件数据和逻辑地址。主机侧必须有文件管理系统。

快速存储器内部的用来形成存储单元的读出、写入和擦除所必需的信号的多个周边电路使芯片尺寸增大，导致成本上升。但是，如果从外部直接控制存储单元，存在外部配线负载增大等的许多问题。

本发明的第一个目的就在于提供一种可抑制成本增加的非易失性半导体存储装置和非易失性半导体存储系统。

另外，在现有的快速存储器存储装置中，主机侧的文件管理下的控制性能差。例如，若快速存储器的最小书写单位比主机侧的文件管理的最小单位大，在写入一个文件数据时，在快速存储器内部必须添加书写到无需写入的文件数据为止。但是，如果在快速存储器侧进行文件管理，就会出现界面上的问题。

本发明的第二个目的在于提供一种具有含和多个计算机系统亲和性高的界面的文件管理系统的非易失性半导体存储装置。

发明内容

为了实现第一个目的，本发明的第一方面采用下述的构成。即，

本发明的非易失性半导体存储装置和系统，包括：

第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及

第二半导体基板，其中形成有其输出信号在与上述输入端子相连接的输出端子输出的用来控制上述字线的字线控制电路。

而且，本发明的优选实施方案如下：

(1)上述第一半导体基板和上述第二半导体基板相层叠。

(2)至少两个以上的上述第一半导体基板和上述第二半导体基板相层叠。

另外，本发明的非易失性半导体存储装置和系统，包括：

第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及

第二半导体基板，其中形成有其输出信号用来控制与输出端子相连接的上述字线的字线控制电路，

上述第一半导体基板被封在第一封装中，上述输入端子与上述第一封装的端子相连接，

上述第二半导体基板被封在第二封装中，上述输出端子与上述第二封装的端子相连接，

上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线相互连接。

而且，本发明的优选实施方案如下：

(1)至少两个以上上述第一封装和上述第二封装相层叠。

(2)层叠的上述第一封装和上述第二封装和上述配线被进一步封在第三封装中。

另外，本发明的非易失性半导体存储装置和系统，包括：

第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及

第二半导体基板，其中形成有其输出信号用来控制与输出端子相连接的上述位线的位线控制电路和界面电路，

上述第一半导体基板被封在第一封装中，上述输入端子与上述第一封装的端子相连接，

上述第二半导体基板被封在第二封装中，上述输出端子与上述第二封装的端子相连接，

上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线相互连接。

在上述第二封装的层叠面的内表面上设置与上述界面电路相连接的界面端子。