[发明专利]包含反馈回路的延迟补偿电路

说明书

技术领域

本发明涉及同步电路设计，更具体地说，，是涉及一种可变延迟控制电路，提供一个可变延迟时间到时钟信号，来补偿集成电路的处理、电压以及温度状态的变化。

背景技术

在数字电路中，同步逻辑元件通过在时钟信号跳变期间接收和锁存数据信号来工作。这样的逻辑元件包括D触发器、锁存器电路、线性反馈移位寄存器(LFSRs)和计数器。为了能使同步逻辑元件锁存数据信号，这个信号必须在时钟沿之前保持稳定一段时间，也就是说，有一个建立时间。而且，这个数据信号通常也必须在时钟沿之后保持稳定一段时间，也就是说，有一个保持时间，用于同步逻辑元件实现锁存。如果数据信号在同步逻辑元件的建立时间和保持时间都是不稳定的，数据信号就不一定能被逻辑元件捕捉。

图1A以一个D触发器为例说明了同步逻辑元件的工作。在本例中，输入数据信号A也被用作为时钟信号。一般地，数据信号和时钟信号并不共享，而是独立的信号。图1显示共享同一信号是为了简化相关技术的描述。在这里所有的描述同样也可适用于时钟和数据信号独立的情况。

如图1A所示时序图，信号A加在D触发器的D输入端和时钟输入端CK。因此，D触发器的所需建立时间T_su无法得到满足，Q输出也是不确定的。这在图1的时序图中给出。然而，这种违反建立时间并不局限于这样的图例：在同步逻辑元件中，输入数据信号本身作为时钟。

例如，时钟偏移(也就是在时钟信号到达芯片内的目的地的时间上有了小的变化)可能引起收到时钟信号比期望的早。因此，时钟偏移可能会使数据信号干扰建立时间。引起时钟偏移的原因有：同步逻辑元件的处理、电压、温度(PVT)状态。

防止建立时间干扰(violation)的一个方法是：在时钟信号的通路上增加一个延迟元件。图1B示出在图1A中的D触发器的时钟通道串接一个延迟元件。如图1B的时序图所示，延迟元件将信号A延迟了时间T_d到CK输入端，从而改变时钟沿使得在建立时间T_su内的数据信号是稳定的。

然而，延迟时间T_d会根据延迟元件的PVT状态改变。例如，如果温度变化从-40℃-125℃，电源电压变化+/-15％，和/或者延迟元件的处理状态变化从最坏情况快到最坏情况慢，那么延迟时间T_d可能会从低于指定延迟时间T_d的50％变化到高于指定延迟时间T_d的100％。延迟时间T_d的这种变化可能导致干扰D触发器或其它类型同步逻辑元件的建立时间和保持时间。

这个问题的一个解决方法是使用一种包含一定数量的小延迟单元的延迟元件，每一个小延迟单元都有一个相对的小延迟时间。通过改变较小延迟单元的数目，这种延迟元件的延迟时间T_d可用于补偿PVT状态。为了进一步增加延迟元件的分辨率，较小延迟单元可以包含一个带抽头的延迟电路，这个电路包括一个粗延迟组件和一个细延迟组件。

图2举例说明了这样一个带抽头的延迟电路10。粗延迟组件由一组串联在一起的带抽头的粗延迟元件CD1，...，CD8构成。细延迟组件由一组并联在一起的带抽头的若干细延迟元件FDa，...，FDd构成。图2所示的延迟组件有八个粗延迟元件CD1，...，CD8和四个细延迟元件FDa，...，FDd，带抽头的延迟电路10中的延迟元件的数目可根据想要的延迟时间的分辨率来增加或减少。

粗延迟元件CD1，...，CD8中的每一个都有一个相对短的时间延迟Tc。输入信号IN输入到第一级粗延迟元件，然后经延迟的信号从粗延迟元件CD1传播到粗延迟元件CD2，再传播到粗延迟元件CD3，依此类推，直到它传播到最后一级粗延迟元件CD8。因此，信号在抽头1处被延迟Tc，信号在抽头2处被延迟2×Tc，等等。粗延迟多路转换器MUX A由一个移位寄存器阵列30控制，以便选择对应一特定串行数的抽头信号，该特定串行数由控制信号从移位寄存器阵列30传送到MUX A。