[发明专利]半导体集成电路装置及其设计方法

权利要求书

1、半导体集成电路装置，包括：

多个第1模块，

其特征在于：所述多个第1模块的每一个都具有：

    由多条字线、多条位线和配置在它们之间的交点上的多

个存储单元构成的存储阵列；

    通过多个列开关与多条位线耦连并沿第1方向延伸的多

条全局数据线；

    含有与多条字线耦连的行译码器和与多个列开关的控制

节点耦连的列译码器的控制电路；以及

    通过预定引线与控制电路耦连并沿第1方向延伸的多条

地址信号线，

    其中，所述多个第1模块在第1方向上排列成行，所述

多条全局数据线的每一个连接于所述多个第1模块中，并且所

述多条地址信号线的每一个连接于所述多个第1模块中。

2、权利要求1的半导体集成电路装置，其特征在于：所述多个第1模块的每一个还具有接受与行有关的存储体选择信号的第1节点和接受与列有关的存储体选择信号的第2节点。

3、权利要求2的半导体集成电路装置，其特征在于：

所述多个第1模块的每一个还具有通过预定引线与控制电路耦连并沿第1方向延伸的时钟信号线，

所述时钟信号线连接于所述多个第1模块中。

4、权利要求3的半导体集成电路装置，还包括：

耦连于所述多个地址信号线、所述时钟信号线和所述多个第1模块的第1及第2节点的主控制电路，

所述主控制电路能够在预定时钟周期内向所述多个第1模块之一的第2模块的第1节点提供用于选择所述第2模块的第1信号和向所述多个第1模块中另外一个的第3模块的第2节点提供用于选择所述第3模块的第2信号。

5、权利要求4的半导体集成电路装置，其特征在于：在所述第1信号提供给所述第2模块和所述第2信号提供给所述第3模块时，所述主控制电路通过一部分所述多条地址信号线向所述第2模块提供行地址信号和通过剩余部分的所述多条地址信号线向所述第3模块提供列地址信号。

6、权利要求5的半导体集成电路装置，其特征在于：所述主控制电路在某个时钟跃变时刻输出所述行地址信号、所述列地址信号、所述第1信号和所述第2信号。

7、权利要求2的半导体集成电路装置，其特征在于：所述多个第1模块的所述多个存储单元是具有一个晶体管和一个电容器的DRAM型存储单元。

8、权利要求5的半导体集成电路装置，其特征在于：所述多个第1模块的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

9、权利要求2的半导体集成电路装置，其特征在于：

所述多个第1模块之一中的所述多个存储单元的每一个都是SRAM单元、固定程序掩模存储单元或者使用了铁电膜的存储单元，以及

所述多个第1模块中另一个的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

10、权利要求5的半导体集成电路装置，其特征在于：

所述多个第1模块之一中的所述多个存储单元的每一个都是SRAM单元、固定程序掩模存储单元或者使用了铁电膜的存储单元，以及

所述多个第1模块中另一个的所述多个存储单元的每一个都是具有一个晶体管和一个电容器的DRAM型存储单元。

11、权利要求1的半导体集成电路装置，还包括：

具有多个主放大器的第2模块，其特征在于：

在排列成行的所述多个第1模块中，所述第2模块与所述多个第1模块中位于该行一端的一个第1模块邻接，

所述多个主放大器连接于所述多条全局数据线。

12、权利要求11的半导体集成电路装置，还包括：

具有多个电压产生电路的第3模块，其特征在于：

所述第3模块邻接于所述多个第1模块之一，

所述多个第1模块的每一个还具有在所述第1方向上延伸的多条电源供给线，以及

所述多条电源供给线的每一个连接于所述多个第1模块中并耦连到对应的所述第3模块的所述多个电压产生电路之一上。