[发明专利]传送已寄存的数据至PCI总线的装置与方法

说明书

本发明系有关于传送数据的方法与装置，特别是关于可减少输出信号的延迟时间且不需大幅增加电路复杂度的传送已寄存的数据至PCI总线的装置与方法。

电脑系统通常采用一个或多个周边总线使各种装置之间能相互联系。这些装置(agent)之间的联系一般依据协定来执行。其中一项协定是外设部件互连(PCI)总线，当脉冲频率在66MHz时，允许每秒266Mb的数据通讯频宽。

基本上同时会有很多装置连接至PCI总线。当请求端发送总线动作(bustransaction)至其他接收端时，PCI总线即执行数据运送。请求端被称为“主控端”，而接收端被称为“受控端”。当主控端输出地址/命令至受控端后，若主控端的命令是“写入”动作，则主控端接着输出一组数据，同时受控端将地址/命令解码并接收数据；若主控端的命令是“读取”动作，则受控端回送数据。因此，总线动作包含一个地址相位(address phase)以及之后的一个或多个数据相位(dara phase)。

PCI数据传送是由FRAME#、IRDY#及TRDY#等三个信号来控制。FRAME#信号是由主控端驱动，藉以表示传送动作的起始和结束。IRDY#信号亦由主控端驱动，藉以将主控端准备传送数据的信息告知受控端。而TRDY#信号是由受控端驱动，藉以将受控端准备传送数据的信息告知主控端。若FRAME#和IRDY#信号两者被不使能时，接口是处在闲置状态。当FRAME#信号被使能时，被视为地址相位，且地址/总线命令码在第一脉冲边缘被送出。当IRDY#和TRDY#两者被使能时，数据在之后的数据相位期间被送出。当主控端结束最后的数据传送，FRAME#信号被不使能。在受控端完成最后的数据传送之后，TRDY#信号也是不使能，且接口回到闲置状态。

图1显示公知主控端的输出控制逻辑连接至PCI总线的功能方块图。PCI总线的规定中定义超过47个脚位，但是在本图中仅标示出AD总线AD[31：0]101。目前相位数据指针105、目前相位地址指针106、以及地址相位选择信号107是装置的内部状态信号。目前相位数据指针105和目前相位地址指针106是由输出动作控制的指针，藉以分别切换储存在缓冲器113和112的数据和地址。地址相位选择信号107是用来选择地址相位或数据相位。多工器111和I/O缓冲器110是用来驱动信号至PCI总线。数据缓冲器和地址缓冲器可以是任何形式的实施。

图2是描述图1公知主控端的运作的时序图。本图上半部显示主控端的内部信号的波形，以及下半部显示由主控端驱动输出信号至PCI总线的波形。在第三脉冲周期，该主控端利用多工器111根据地址相位选择信号107选择从地址缓冲器112所输出的地址A_j，且经过该多工器111与I/O缓冲器110的延迟D2后，将地址A_j驱动至PCI总线。在下一个脉冲周期时，地址相位选择信号107被不使能，该主控端利用多工器111根据地址相位选择信号107选择从数据缓冲器113所输出的数据D_j，且经过该多工器111与I/O缓冲器110的延迟D3后，将数据D_j驱动至PCI总线。因为无数据转换产生在第六脉冲周期，D_j是维持驱动至PCI总线。在第六脉冲周期之后，TRDY#和IRDY#信号两者同时被使能，目前相位数据指针105的指针j将改变为j+1。此外，由多工器111和I/O缓冲器110产生输出延迟，数据相位改变从D_j到D_j+1也导致一些延迟。

此外，如图1所示主控端在驱动AD信号至PCI总线之前，将包含大量的延迟，例如D1和D2。该延迟将减低受控端在接收同一PCI总线信号的可利用时间。当时序周期变的越来越短时，将难以使受控端有效地处理信号。举例而言，当时脉冲频率在66MHz且时序周期为15ns时，受控端将无法在此短或甚至更短时序期间内处理信号。

为了解决上述延迟问题，图3揭示出具有两层管线(pipeline)的其他电路。图3所示的功能方块图系描述公知的管线式装置的输出控制逻辑。在这电路结构中，在发送到PCI总线之前，先将输出信号寄存，且在信号被传送之前，由1R1W数据缓冲器310提前一个周期准备数据，该数据即为下一数据321。显然地，该电路必须使用其他寄存器，藉以在第一数据输出于PCI总线之前储存初值相位数据。如图3所示，该电路使用二个多工器311和312、以及二个触发器313和314来保持初值数据直到数据传送成功。然而，图3的电路相当复杂。