[发明专利]具有优良静电放电防护效果的输出缓冲器

说明书

本发明涉及一种具有优良静电放电防护效果的防护输出缓冲器，尤指一种包含有一个能防止输出电压振荡和过冲量(voltage ringingand overshooting)并且有良好静电放电防护效果的输出缓冲器。

当一个集成电路IC(integrated circuit)装设在基板(mother board)上时，因为基板上的寄生电容以及寄生电感的作用，IC中的CMOS输出入缓冲器经常会面临到电压振荡的问题。一种公知的电压振荡的解决方法是在基板上装设一个大约10欧姆的电阻来与CMOS输出入脚位相邻并串联，如图1A所示。CMOS输出入缓冲器2包含有一个输出缓冲器3、一次级静电放电(ESD)防护电路4以及一个输入缓冲器5。输出缓冲器3包含有一个以PMOS P1构成的拉高电路以及一个以NMOS N1构成的拉低电路。因为输出缓冲器具有大电流的驱动能力，所以PMOS P1与NMOS N1都会具宽的栅极宽度，并且可以顺便当成一个主要ESD防护电路。次级ESD防护电路4，如图1A所示，包含了一个200欧姆的电阻连接在输入缓冲器5与接合垫的间，用来降低在ESD事件中，ESD效应对输入缓冲器5的影响。因此，用来释放ESD电流的PMOS P2与NMOS N2就可以设计的比输出缓冲器3中的小。外接的电阻7加重了输出缓冲器3的负载，所以可以抑制因寄生的电感电容所造成的电压振荡。但是，就生产的观点而言，多一个电阻零件的装设，一方面会增加基板上的面积，一方面也会增加零件管理上的困难。也就是说，图1A中的设计是非常值得三思的。

另一种抑制电压振荡的方法是去掉外接的电阻7，然后加上两个芯片内建(on-chip)的电阻，两个电阻分别和PMOS P1以及NMOS N1串联，如图1B所示。也就是说，拉高电路包含了PMOS P1与电阻Rp，而拉低电路包含了NMOS N1与电阻Rn。整个输出缓冲器8因为电阻Rn与Rp的出现所以驱动能力变小了，因此，电压振荡也会随着被抑制。当然的，电阻Rn与Rp的电阻值越大，电压振荡的抑制效果也会越好。然而，电阻Rn与Rp的电阻值不可以大到使输出缓冲器的驱动能力无法达到CMOS输出入缓冲器的需求。对CMOS输出入缓冲器而言，过载电压(voltage overload，VOL)的规格大约是0.4伏特，若NMOS N1的驱动能力为8到10mA的直流电流以及不超过40mA的瞬时电流，则为了符合VOL的规格，电阻Rn将不可以大于10欧姆。也就是说，在直流电流的驱动下，电阻Rn顶多产生0.1伏特的压降，在瞬时电流的驱动下，电阻Rn将产生至多0.4伏特的压降，这都模合了VOL的规格。

本发明的目的，在于提供一种具有电压振荡抑制能力的输出缓冲器，同时，本发明的输出缓冲器在ESD事件时，能够提供一个良好的放电路径，达到ESD防护的效果。

根据上述的目的，本发明提出一输出缓冲器。本发明的输出缓冲器包含有一拉高电路以及一拉低电路。拉高电路耦接于一第一电源线以及一接合垫之间。拉低电路耦接于一第二电源线以及该接合垫之间。拉低电路包含有一电阻、一二极管以及一静电防护组件。电阻设于一第一导电型的基底上，以一第二导电型的阱阱区所构成，其包含有一第一端以及一第二端，该第一端是为一第二导电型的第四掺杂区且耦合于该接合垫。二极管设于该阱区内，以至少一第一导电型的第一掺杂区所形成的接面构成。静电防护组件连接于该第二端与该第二电源线之间。其中，该第一掺杂区是为电浮动状态，或可以一电容耦合至第一端。因该第一掺杂区与该第一端并不直接连接，故于正常操作状态时，并没有栓锁问题(latchup issue)。而在静电放电事件中，该第一端瞬间耦接于该第一掺杂区，可协助静电放电防护组件的导通，以增进静电防护能力。。

本发明另提供一种静电放电防护电路，连接于一第一接合垫与一第二接合垫之间。本发明的静电放电防护电路其包含有一电阻、一二极管以及一静电防护组件。电阻以一第二导电型的阱区所构成的，设于一第一导电型的基底上，且耦合于该第一接合垫。二极管是以一设于该阱区中的第二导电型的第一掺杂区与该阱区所形成的接面所构成。静电防护组件连接于该电阻与该第二接合垫之间。其中，该第一掺杂区是为电浮动状态，或可以一电容耦合至第一端。因该第一掺杂区与该第一端并不直接连接，故于正常操作状态时，并没有栓锁问题(latchup issue)。而在静电放电事件中，该第一端瞬间耦接于该第一掺杂区，可协助静电放电防护组件的导通，以增进静电防护能力。

静电防护组件可以是一第二导电型的金属氧化物半导体晶体管(MOS transistor)。