[发明专利]一种金属层间介电层的制造方法

说明书

本发明涉及半导体制造技术，且特别是有涉及一种金属层间介电层的制造方法。

目前，由于集成电路的制造方法朝向ULSI发展，因此内部的电路密度愈来愈增加，随着芯片中所含组件的数量不断增加，组件的尺寸也随积集度的提升而不断地缩小，芯片的表面渐渐无法提供足够的面积来制作所需的内连导线。为了适应新的需求，两层以上的金属导线设计，便逐渐成为许多集成电路所必须采用的方式，特别是一些功能较复杂的产品，如微处理器(microprocessor)等，甚至需要四层或五层以上的金属导线，才能使各组件发挥应有的功效。因此，多重内连导线(multilevel interconnects)的制造方法已成为今日半导体制程中不可或缺的重要技术之一。

在多重内连导线制造工艺中，固然各组件需藉助内连导线来彼此连结，但各内连导线之间却不可直接接触而发生短路，必须利用绝缘层加以隔离，一般称之为金属层间介电层(inter-metal dielectric，IMD)，其中氧化硅、氮化硅层、和四乙氧基硅烷(TEOS)氧化物等是较常使用的介电材料。但是当半导体制造进入深亚微米线宽尺寸领域后，对于高宽高比(aspect ratio)的填隙能力(gap fill)的要求也更加严格，上述介电材料由于间隙填充能力不佳，并无法提供所需的绝缘性质，因此诸多改进的制造技术应运而生，其中以高密度等离子体化学气相沉积法(HDPCVD)来沉积介电材料，可达到极佳的间隙填充效果，因此是目前生产线上常被用来制作金属层间介电层(IMD)的技术之一。

然而，尽管高密度等离子体化学气相沉积法(HDPCVD)形成的氧化层具有较佳的间隙填充性质，但目前其沉积技术的均匀度控制不佳，对于后续化学机械研磨(CMP)的均匀度控制影响很大，且其所沉积的薄膜品质不佳，造成薄膜与底层(underlayer)附着性差，在后续的高温等离子体成形薄膜过程中，在膜与膜之间会有气泡产生，甚而造成HDPCVD薄膜的剥落，成为微尘(particle)的来源，掉落在产品上，进而影响产品的合格率。以下即参照第1A至1B图，说明此制造流程。

请参见第1A图，提供一半导体基底10，其上方可以形成任何所需的半导体组件，不过此处为了简化图示，仅以一平整的基底10表示之。在半导体基底10上形成多个金属导线12，例如是先沉积金属层，再经蚀刻平板印刷工艺(lithography process)技术和蚀刻工艺界定其图案(pattern)，其中金属层的上下可更包括一扩散阻障层及一抗反射层。其次，在半导体基底10和金属导线12的表面上，以高密度等离子体化学气相沉积(HDPCVD)制造技术，沉积形成一氧化硅层16，并填入金属导线12的间隙中，形成如图中所示的结构。

接着，请参见第1B图，以等离子体增强化学气相沉积(PECVD)形成一PE-TEOS作为顶层18以覆盖在上述氧化硅层16表面上，共同形成如图所示的金属层间介电层，以提供内连导线12与上方另一金属层(未显示)的隔绝效果。

虽然上述用来制作金属层间介电层的方法有极佳的间隙填充能力，但其所沉积的薄膜品质不佳，造成薄膜与底层(underlayer)附着性差，进而影响良率。因此，为了使金属层间介电层技术的应用更臻于完善，有必要针对上述问题谋求改善之道。

为了克服现有技术的不足，本发明的主要目的在于提供一种可改善高密度等离子体化学气相沉积法(HDPCVD)所成形的金属层间介电层(IMD)均匀度控制不佳的情况的制造方法，根据本发明的方法，不仅可达到极佳的间隙填充效果，同时可改善用公知技术所制作的介电层品质不佳的情形。

为达上述目的，本发明提供一种金属层间介电层的制造方法，其特征在于以高密度等离子体化学气相沉积(HDPCVD)薄膜之前，先顺应性(conformal)形成一均匀性与附着性均佳的薄PE-TEOS约500埃，以作为HDPCVD薄膜的前沉积层，再以高密度等离子体化学气相沉积(HDPCVD)来沉积所须厚度之薄膜。利用现有PE-TEOS技术的高均匀度与附着性佳的特性改善高密度等离子体化学气相沉积(HDPCVD)的氧化层品质不佳的问题。

本发明金属层间介电层的制造方法，首先是在制作有多个内连导线的半导体基底上，顺应性(conformal)形成一均匀性与附着性佳的薄PE-TEOS。而后，以高密度等离子体化学气相法(HDPCVD)于第一氧化层上形成第二氧化层，并填入该些内连导线间的间隙。最后，再以等离子体增强化学气相沉积法(PECVD)于第二氧化层上形成第三氧化层。