[发明专利]时钟控制电路和时钟控制方法

权利要求书

1．一种时钟控制电路，其特征在于：

在包含多个输出将2个信号间的相位差内分的信号的电路的倍增用转换器中，包含根据输入时钟生成相位相互不同的多个倍增时钟，

包含输入从所述倍增用转换器输出的相位相互不同的多个倍增时钟中的2个时钟而输出将所述2个时钟间的相位差内分的信号的至少1个相位调整用转换器。

2．一种时钟控制电路，其特征在于：

具有包含多个输出将2个信号间的相位差内分的信号的电路的生成并输出将输入时钟倍增而成的多相时钟的倍增用转换器、

和输入从所述倍增用转换器输出的多相时钟并选择输出其中的一对时钟的开关、

同时具有输入从所述开关输出的时钟对并输出将所述时钟对间的相位差内分的信号的至少1个相位调整用转换器，

还具有控制所述相位调整用转换器的内分比的设定和所述开关的时钟输出的切换的控制电路。

3．一种时钟控制电路，其特征在于：

具有包含多个输出将2个信号间的相位差内分的信号的电路的生成并输出将输入时钟倍增而成的多相时钟的倍增用转换器、

和输入从所述倍增用转换器输出的多相时钟并输出从其中选择的组合的时钟对的1个或多个开关、

和分别输入从所述开关选择输出的多个时钟对并分别输出将该时钟对的相位差内分的信号的多个相位调整用转换器，

和控制所述相位调整用转换器的内分比的设定和所述开关的时钟输出的切换的控制电路。

4．根据权利要求1～3中任一权利要求所述的时钟控制电路，其特征在于：所述倍增用转换器具有将输入时钟分频而生成多相时钟的分频器，

和检测所述输入时钟的周期的周期检测电路，

和输入从所述分频器输出的多相时钟并生成将所述时钟倍增的多相时钟的多相时钟倍增电路；

所述多相时钟倍增电路具有输出将2个输入的时间差分割的信号的多个时间差分割电路和分别将2个所述时间差分割电路的输出叠加而输出的多重化电路；

所述多个时间差分割电路具有输入同一相位的时钟的时间差分割电路和输入相位相邻的2个时钟的时间差分割电路。

5．根据权利要求4所述的时钟控制电路，其特征在于：所述多相时钟倍增电路具有输入n相的时钟(第1～第n个时钟)，并输出将2个输入的时间差分割的信号的2n个时间差分割电路，

第2I-1个(1≤I≤n)时间差分割电路作为所述2个输入而输入第I个同一时钟，

第2I个(1≤I≤n)时间差分割电路输入第I个时钟和第(I+1 mod n)个(mod表示余数运算，I+1 mod n表示用n除I+1的余数)时钟，

此外，还具有输入第J个(1≤J≤2n)时间差分割电路的输出和第(J+2 mod n)个(J+2 mod n表示用n除J+2的余数)时间差分割电路的输出的2n个脉冲宽度修正电路，

和输入第K个(1≤K≤n)脉冲宽度修正电路的输出和第(K+n)个脉冲宽度修正电路的输出的n个多重化电路。

6．根据权利要求4或5所述的时钟控制电路，其特征在于：所述时间差分割电路具有输入第1和第2输入信号的否定逻辑和电路，

和输入作为所述否定逻辑和电路的输出的内部节点的电位的反相器，

多条串联连接的开关元件和电容并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。

7．根据权利要求4或5所述的时钟控制电路，其特征在于：所述时间差分割电路具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，

和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件，

和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，

和串联连接在所述内部节点与第2电源间的由第1恒流源和所述第1输入信号控制通/断的第2开关元件，

和串联连接在所述内部节点与所述第2电源间的由第2恒流源和所述第2输入信号控制通/断的第3开关元件，

此外，多条串联连接的第4开关元件和电容并联连接在所述内部节点与所述第2电源之间，由供给所述第4开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。