[发明专利]用于编程非易失性存储器的位线设置和放电电路

说明书

                         技术领域

本发明涉及非易失性半导体存储器装置和用于非易失性存储器装置的写或编程处理。

                         背景技术

不象许多其它非易失性存储器，EEPROMs(电可擦可编程只读存储器)可以电擦除旧数据并写新数据。在数据管理中的这个灵活性使得EEPROMs在系统编程中成为最佳的非易失性存储器，其中当系统通电时数据可以被更新并且必须可用。

在EEPROM中的常规存储器单元包括一个N通道单元晶体管，该晶体管有一个在P型基底中的N+源极和漏极之间限定的的通道区域上的浮动栅，和叠加在该浮动栅上的控制栅。该浮动和控制栅由诸如多晶硅、硅化物、或金属的导体材料和在控制和浮动栅之间的、和浮动栅和通道区域之间的绝缘层制成。

在闪速EEPROM中，用于擦除和编程存储器单元的常用机构是Fowler-Nordhiem(F-N)隧道效应(tunneling)。F-N隧道效应通过改变集结在单元晶体管的浮动栅上的电荷的数量改变单元晶体管的门限电压。例如，在将一个低电压或负电压加到N通道单元晶体管的控制栅的同时，一个典型的擦除操作将高电压加到基底。在控制栅和基底之间的浮动栅具有的电压依赖于集结在浮动栅上的净电荷的电压、控制栅和浮动栅之间的电容、和浮动栅和基底之间的电容。如果在浮动栅和基底之间的电压差大于F-N隧道效应所要求的电压差距，则在浮动栅中保持的电子从浮动栅到基底的隧道。电子从浮动栅到基底的隧道效应降低了单元晶体管的门限电压Vt。

当门限电压Vt足够低时，当0V被加到单元晶体管的控制栅和源极并且一个正电压被加到单元晶体管的漏极时，单元晶体管传导一个通道电流。具有这个降低了的门限电压的单元晶体管被称为“经擦除的单元”或处于“经擦除的状态”，其代表数据值“1”。

在写数据值“0”到单元晶体管中的典型编程操作中，一个低电压(例如0V)被加到单元晶体管的源极和漏极，并且一个高电压(通常大于10V)被加到单元晶体管的控制栅。相应地，反向层在浮动栅下形成一个通道区域。这个通道区域(即反向层)具有与源极和漏极相同的电压(0V)。当在浮动栅和通道电压之间的电压差变得足够高以至引起F-N隧道效应时，电子从通道区域到达浮动栅，因此增加了单元晶体管的门限电压。当正读取电压被加到控制栅、源极地、并将正电压加到漏极时，一编程操作将单元晶体管的门限电压提升到足够高以防止隧道电流通过单元晶体管。具有经提升的门限电压的单元晶体管被称为“经编程的单元”或处于“经编程的状态”，其代表数据值“0”。

EEPROM也可以取得廉价非易失性存储器所需要的高集成密度。特别地，闪速EEPROM取得可适应于大容量辅助存储元件的高集成密度，并且更具体地，NAND型闪速EEPROM比其它已知类型的EEPROM(例如，NOR或AND型EEPROM)提供更高的集成密度。

一个常规NAND型EEPROM包括一个含有NAND串的单元阵列，其中每个NAND串包括一组串联的单元晶体管。图1显示了一个包括含有多个NAND串112的单元阵列110的常规NAND型闪速EEPROM 100。在单元阵列110中，每个NAND串112包括一个第一选择晶体管ST，M+1(例如16)个单元晶体管M0到MM，和一个串联的第二选择晶体管GT。每个第一选择晶体管ST具有连接到相应位线(bit line)的一个漏极。一般地，在单元阵列110的一列中的所有NAND串共享相同的位线。在每个NAND中的第二选择晶体管GT具有连接到用于包含NAND串的段的公用源线CSL的源极。在NAND串112的一行中的第一和第二选择晶体管的栅极分别连接于串选择线SSL和相应于该行的地选择线GSL。单元阵列110中的每个字线连接于单元阵列110的相应行中的所有单元晶体管中的控制栅。

NAND型闪速存储器100还包括一个页缓冲器，该页缓冲器包括：锁存器电路130、检测电路(未示出)、和一个Y或列解码器(Y通道门140)。该检测电路检测所选择的位线的状态以在读取操作期间产生输出数据。锁存器电路130控制用于如下面将进一步描述的写操作的所选择的位线的电压。一个X或行解码器(未示出)激活一个串选择线以选择NAND串112的一行和连接于将被访问的单元晶体管的控制栅的一个字线。因为下面进一步描述的原因，开关晶体管126和122e或122o将偶数的位线或奇数的位线连接于检测电路或锁存器电路130。Y通道门140控制和选择检测和锁存器电路的数据输入/输出。