[发明专利]一种直接存储器访问控制器及其控制方法

权利要求书

1.一种直接存储器访问控制器DMA(Direct Memory Access)，包括传输数据用的DBUS地址总线(108)和数据总线(107)，暂存数据FIFO单元(101)，使DMA控制器可以作为从设备被CPU访问的读写控制逻辑单元(106)和相应数据总线CBUS(109)，以及可控制DMA命令执行的控制执行部件(102)；其特征在于：还包括可存放两个以上命令的两个以上命令寄存器组，每组命令寄存器包括控制寄存器CR、数据量寄存器WCR、目的地址寄存器DAR和源地址寄存器SAR；所述命令寄存器组顺序相联，且第一命令寄存器组(103)与所述控制执行部件(102)相联，该控制执行部件(102)与暂存数据的数据FIFO(101)相联，该控制执行部件(102)以及暂存数据的数据FIFO(101)连接所述数据总线(107、108)；最后一个命令寄存器组(105)与所述读写控制逻辑单元(106)相联，该读写控制逻辑单元(106)的地址译码使CPU可以通过所述数据总线CBUS(109)访问每一个命令寄存器组。

2.根据权利要求1所述的一种直接存储器访问控制器，其特征在于：所述供DMA根据命令队列中的命令传输数据时使用的数据总线(107、108)和供CPU访问DMA使用的数据总线(109)是同一总线。

3.根据权利要求1所述的一种直接存储器访问控制器，其特征在于：所述可存放两个以上命令的两个以上命令寄存器组是三个命令寄存器组。

4.根据权利要求3所述的一种直接存储器访问控制器，其特征在于：所述三个命令寄存器组的具体结构中还包括六个二选一选择器(202、204、210、215、224、222)、三个三选一选择器(208、213、220)以及三个加法器(206、217、218)；第三寄存器组和第二寄存器组的各个寄存器之间以及第二寄存器组和第一寄存器组的控制寄存器CR1(203)、CR0(201)之间分别经过一个二选一选择器相联；第二寄存器组和第一寄存器组的数据量寄存器WCR1(209)、WCR0(207)之间、目的地址寄存器DAR1(214)、DAR0(212)之间和源地址寄存器SAR1(221)、SAR0(219)之间分别经过一个三选一选择(208、213、220)相联；第一寄存器组的目的地址寄存器DAR0和源地址寄存器SAR0共同经过第一二选一选择器(224)与所述数据总线DBUS(107、108)相联；第一命令寄存器组(103)对应的数据量寄存器WCR0、目的地址寄存器DAR0和源地址寄存器SAR0分别经过一个加法器(206、217、218)连接其与第二命令寄存器组之间的三选一选择器；所述供CPU访问DMA使用的数据总线CBUS(109)与第三命令寄存器组的各个寄存器以及除第一二选一选择器(224)以外的全部二选一选择器和三选一选择器分别相联。