[发明专利]控制管线逻辑架构

说明书

本发明涉及一种控制管线逻辑架构，尤指一种始终维持控制管线逻辑架构运作状态，免除控制管线逻辑显露出其内部的功能，避免被不当的监看和观察。

按，循序逻辑(sequential logic)可视为由组合式逻辑(combinational logic)线路和记忆元件所构成，组合式逻辑线路是由多个逻辑间所组成之的线路，组合线路没有回馈路线或记忆元件，它的特征是输入状态与输出状态间有一个固定不变的关系存在，其输出可以直接由当时输入的组合型式来表示，并不涉及过去的输入情况。

目前，一般的时脉循序逻辑(clock sequential logic)，如系统控制器，其设计方式是采用状态机(state machine)设计较为常见。所谓状态机便是指其可维持一状态直到接收下一个输入信号为止。举例来说，时脉循序逻辑与状态机系由组合式逻辑元件和记亿元件所组成，记忆元件可为正反器(Flip-Flop)，正反器为二进位的单元(cells)能储存资讯的一个位元。于状态机中的正反器，只要在电力传送至逻辑的时候，正反器可不确定地维持二进位状态直到由输入信号定向至转换状态。

时脉循序逻辑最重要的特性在于设计闸的成本和合成努力(synthesis effort)，此二因素与时脉循序逻辑复杂度呈指数关系。如图1所示，在时脉循序逻辑简单时，因为状态机的影响时间(lead-time)最短以及最容易使用，所以在简单的时脉循序逻辑设计利用状态机的效果较佳。但由于近年来时脉循序逻辑需求越来越复杂，状态机已失去较低成本和合成努力的优势。相反的，每当逻辑复杂性超过一定的程度，状态机设计的时脉循序逻辑的成本甚至更高了。

另一种控制方式为管线(pipeline)，管线(pipeline)是一种将多个指令的执行重叠起来的实作技术，将一个指令分解为多个步骤，藉由减少每个指令的平均执行时间而增加中央处理单元的产量。管线将指令分成多个管线步级(pipe stage)或是管线片段(pipe segment)，每一个管线步级同时去完成不同指令的一小部分，管线步级一个连着一个形成管线，其与状态机两者的不同点，在于管线通常每一个时脉(clock)都一定往下一个阶段(stage)传送，而状态机依其输入而定，维持于某一状态直到接收下一个输入信号。

管线处理一个指令前往下一个管线步级所需的时间称为机器周期(machinecycle)，由于所有管线步级必须同时将指令往前送，机器周期的长度是由最慢的管线步级所需的时间所决定，换言之，管线亦存在着时序延迟的缺点。再者，因管线一直处于不断执行输入或指令状态，使得不论资料在管线步级处理或是已完成结果，均可利用观测的方式来取得，进而推测出管线的处理机制。如此一来，系统的机制完全被外界所洞悉。

有鉴于此，本发明提出一种新颖的控制管线逻辑(Controlled Pipeline Logic)架构，其主要目的即在于其结合了状态机之最短影响时间、容易使用等优点，以及管线的增加中央处理单元的执行产量等优点，并始终维持控制管线逻辑架构处于运作状态，以免除控制管线逻辑架构显露出其内部的功能，避免被不当的监看和观察。

本发明的目的是这样实现的：

控制管线逻辑架构包括有复数个组合式逻辑单元，每个组合式逻辑单元由一组合式逻辑元件、一活动位元、一随机杂讯产生器组成；每一个组合式逻辑元件的输入与输出端分别连结一正反器，该正反器是用以决定资料的流动与否；一随机杂讯产生器系以组合式逻辑元件的时脉讯号(Clock)频率以及电消耗为输入因数，用以产生随机杂讯去模拟输入流入组合式逻辑元件；一活动位元表现出活动与不活动状态，用以控制组合式逻辑元件接受真实输入或是强迫接受随机杂讯；因此，不论有无输入流入逻辑内，亦不论逻辑是否执行其内部的功能，始终维持控制管线逻辑架构于运作状态，以免除控制管线逻辑架构显露出其内部的功能，藉以保护控制管线逻辑架构避免被不当的监看和观察。

本发明于实行上(implementation effort)、性能、安全课题等各方面皆优于状态机设计，其优点是，控制管线逻辑架构的正反器系决定执行某特定的状态而非维持某一状态，因此控制管线逻辑架构具有消除时序延迟(timing delay)，降低成本，减少配置的复杂，和增加性能等优点，以及管线的增加中央处理单元的执行产量等优点，且透过随机杂讯产生器与活动位元的设置，能始终维持控制管线逻辑架构于活动状态，免除控制管线逻辑架构显露出其内部的功能，避免被不当的监看和观察；对于传统状态机与管线的缺失提出有效的解决办法及对策。