[发明专利]用于给1比特数/模转换器产生同相输入信号的电路装置

说明书

本发明涉及一种如权利要求1的前序部分所述的、用于给1比特数/模转换器产生同相输入信号的电路装置。

对于在多标准或多载波基站内的应用，需要高分辨率的快速模/数转换器和数/模转换器。为此所使用的模/数和数/模转换器是基于Δ-∑调制的原理，并从高比特率的1比特数据流中产生模拟信号，或从模拟信号中产生高比特率的1比特数据流。在此，模拟信号的采样频率是所述信号带宽的多倍。

德国专利申请DE 19912827曾公开过一种基于高度对称的电路方案的1比特数/模转换器电路。它公开的电路具有诸如阴地-栅地分离级等去耦单元，由这些单元来相互去耦1比特数/模转换器的输出、开关单元和脉冲整形单元，并由此因譬如开关单元的晶体管的非线性而降低了非对称性。

根据德国专利申请DE 19912827所公开的实施方案，1比特数/模转换器电路的输入端是成对地构造的。这意味着，具有两个输入信号DataP、DataM的差分输入信号按照信号对DataP1、DataM1及DataP2、DataM2被变换成四个单独的输入信号DataP1、DataP2、DataM1、DataM2。然后由所述的两个信号对来控制1比特数/模转换器的两对输入端。优选地，在每次输入信号交变的过程中，即便两个具有相同值的数字输入比特直接地依次相随，在1比特数/模转换器内也强迫地进行开关过程。由此在输入比特的求值中避免了固有的非对称性。

但是，该信号对中各信号的相移将会彼此影响由上述电路所实现的对称性，并由此再次抵消了所达到的效应。尤其在分开地产生各个信号时还会出现问题，因为所用器件的电气参数中的不可避免的发散将会产生非对称性，这又会象上文所述那样再次使所有为达到对称性而采用的措施毁于一旦。

因此本发明的任务在于提供一种给1比特数/模转换器产生同相输入信号的电路装置，尤其是文章开头所述的那种电路装置，它能同相地给1比特数/模转换器提供输入信号对。

该任务由具有权利要求1的特征的电路装置来解决。该电路的进一步改进方案由从属权利要求给出。

本发明涉及一种用于给1比特数/模转换器产生同相输入信号的电路装置。在此，所述的1比特数/模转换器具有至少一对差分输入端和相应的输出端、开关单元、脉冲整形单元以及去耦所述输出端、开关单元和脉冲整形单元的去耦单元。根据本发明装设一种连接在所述差分输入端之前的透明脉冲式的D触发器，该D触发器具有相应的差分输入端和输出端，以用来给所述的1比特数/模转换器产生同相的输入信号。

优选地，通过所述的脉冲式D触发器来把该D触发器的输出信号之间的相差降至最小值，并且不影响所述1比特数/模转换器的对称性。由于所述的输出信号是在共同的电路装置、亦即D触发器内产生的，所以D触发器的各器件之间的容差几乎不会影响信号的同相性。尤其在单片地集成所述的1比特数/模转换器和D触发器的情况下会带来较大的优点，因为尽管绝对的器件值不精确，但可以非常准确地调节那些对所述的同相性起决定性作用的各器件之间的比值。

所述的D触发器优选地以发射极耦合的电路技术来实施。因为1比特数/模转换器必须利用极高的脉冲速率来处理比特流，所以以已知的逻辑体系提供上述发射极耦合的电路技术(ECL：发射极耦合逻辑)来作为快速的电路技术。该发射极耦合的电路技术的缺点在于高电流消耗和不利的供电电压电平(-5.2V)，并且因在逻辑电平之间只有0.8V的微小电压差而会导致抗干扰性较差。但开关晶体管不会饱和，从而开关动作较快。

所述的1比特数/模转换器和D触发器优选地是单片集成的。

有利的是，所述的1比特数/模转换器和D触发器被装设在移动通信领域或移动多媒体领域的基站内。在这种应用中通常会出现需要有高精度且快速的电路技术的极高时钟脉冲速率和数据速率。

所述的1比特数/模转换器和D触发器被装设在Δ-∑变换器内。Δ-∑变换器因其准确性和对所述抗混淆滤波器的要求较低而经常被用于高脉冲频率的应用。