[发明专利]半导体存储设备

说明书

本发明涉及半导体存储设备，具体地，涉及允许从存储单元高速读取信息的半导体存储设备。

近年来，一直期望能够出现运算速度超过100MHz的快速微处理器。随着微处理器运算速度的加快，也需要与微处理器安装于同一芯片的ROM和快速存储器的速度越来越快。为自定义一芯片，通常将这种ROM和快速存储器安装于该芯片上。

此外，也要求存储器容量随着近来微处理器功能的增强而增加。

在这一背景下，一直在进行积极的研究和开发活动，以实现能够快速读取操作的大容量的半导体存储设备。例如，已提出了基于等级位线的半导体存储器设备。

M.Hiraki等人(ISSCC技术论文摘要，116-117，453页1999年2月)公开了基于等级位线方法的半导体存储器设备。

然而，根据前述类型的半导体存储设备，在完成对主位线和次位线的预充电后，需进行积分运算，以检测主位线上的电压和互补主位线上的电压之差。由此，为从存储单元读取信息，需要一时间段(tPRC＋tInteg)，该时间段为需要用来预充电该主位线和次位线的时间(即，tPRC)和需要用来检测电压差的时间(即tInteg)的总和。这就为快速从存储单元读取信息的实现带来了困难。

于是，鉴于上述的问题，本发明的目的在于提供一种能够从存储单元高速读取信息的半导体存储器设备。

根据本发明的半导体存储器设备包括：具有第一输入节点和第二输入节点用于检测第一输入节点上的电压和第二输入节点上的电压之差的差分检测放大器；用于提供根据从存储单元读取的信息而改变的电压的信息读取部分，该电压被提供给第一输入节点；用于向第二输入节点提供基准电压的基准部分；用于控制该差分检测放大器、信息读取部分、和基准部分的控制部分，其中，信息读取部分包括：连接于所述第一输入节点的主位线；选通门；通过该选通门连接于该主位线的次位线；连接于该次位线并根据字线上的电压选择性地被激活的存储单元；用于将第一输入节点和主位线预充电至第一电压的预充电部分；用于将次位线重置到低于第一电压的第二电压的重置部分，其中，该控制部分控制预充电部分、重置部分和选通门，使得在预充电第一输入节点和主位线至第一电压且次位线被重置到第二电压后，在第一输入节点和主位线预充的部分电荷重新分配到该次位线。从而就实现了上述的目的。

该信息读取部分还可包括：连接于主位线的第一电容；连接于次位线的第二电容。

在第一输入节点和主位线上预充的电荷被重新分配后，在次位线上的电压可能会等于或小于1V。

所述基准部分可包括：连接于第二输入节点的互补主位线；用于将第二输入节点和互补主位线预充电至第三电压的预充电部分，其中，该第三电压等于第一电压和一预定比率相乘所得的电压。

该基准部分可通过使用基准单元输出基准电压，所述基准单元的电流性能基本上是存储单元的电流性能的一半。

所述差分检测放大器可通过检测积分检测第一输入节点上的电压和第二输入节点上的电压之差。

在该第一输入节点和主位线上预充的部分电荷被重新分配给次位线时，可开始进行检测积分。