[发明专利]局部并行格栅解码器装置和方法

说明书

本发明涉及使用最大似然序列估算(MLSE)，或格栅(trellis)，解码器在公用衰落信道条件下对接收的数字信号解码的方法和装置。

维特比算法是可用来从经通信信道接收的信号估算发射的数字序列的熟知型的MLSE解码方法。使用由维特比解码器解码的初始数据(培训码元)(training symbols)构成此后用来对接收信号的主体解码的初始信道估算。由于采用接收信号构成格栅，格栅中从时间t=(n-1)T到连续时间t=nT的每个状态转移的状态转移量度或是根据诸如最小均方误差标准之类的标准被视为无效而放弃，或是用来为进一步的状态转移计算来修改信道估算。在接收信号结束时，反向跟踪该格栅以获得估算的发射数字序列。

如果因通信信道条件的改变或其它原因而造成最初或以后解码处理部分期间的信道估算不准确，对接收的数字信号主体的解码可能导致累积的错误。初始信道估算中的误差可造成维特比解码器在不适合跟踪动态通信信道状况的方向修改信道估算器。另外，动态信道估算中任何以后发生的误差可造成与实际的动态通信信道状况的重现不可恢复的偏离。

上述常规维特比解码器的一种改进是针对格栅解码器中的每个状态使用分开和独立的信道估算，而不是对整个维特比解码器进行一个唯一的信道估算。随着在维特比解码处理期间通过该格栅，从时间t=(n-1)T到时间t=nT计算每个状态的信道估算。当接收的数字信号结束时，通过反向跟踪整个格栅，用最佳累积信道估算确定估算的发射数字序列。因此，可在多个方向修改初始信道估算，减少了不准确的初始信道估算将导致进一步累积更差的信道估算的机会。1995年7月11日授予Polydoros等人的美国专利No.5，432，821提出了这种全并行维特比方案，并将其与常规维特比解码器对比。

由于全并行维特比处理为每个状态生成通信信道的独立估算，并且每个信道估算在每个状态转移期间需要更新和跟踪，全并行维特比处理大大增加了对接收信号解码所需的计算功率。因此，与常规维特比解码相比，需要改进的对接收信号的MLSE解码，但与全并行维特比处理相比应减少计算的复杂性。

图1表示四个时间周期的范围中四状态格栅解码器的状态转移矩阵。

图2表示四个时间周期的范围中衰落信道期间的四状态格栅解码器的典型状态转移路径。

图3表示根据无线电话中实施的优选实施例的局部并行格栅解码器。

图1表示四状态最大似然序列估算(MLSE)格栅解码器，例如四状态维特比解码器在四个时间周期T的范围中的状态转移矩阵100。在矩阵100中，t=(n-2)T时的四个状态s₁、s₂、s₃、s₄中的每一个具有到t=(n-1)T时的四个状态s₁、s₂、s₃、s₄中的每一个的路径。同样，t=(n-1)T时的四个状态中的每一个具有到t=nT时的四个状态s₁、s₂、s₃、s₄中的每一个的路径，t=nT时的四个状态中的每一个具有到t=(n+1)T时的四个状态s₁、s₂、s₃、s₄中的每一个的路径，t=(n+1)T时的四个状态中的每一个具有到t=(n+2)T时的四个状态s₁、s₂、s₃、s₄中的每一个的路径。应注意整个状态转移矩阵的复杂性。

当使用该状态转移矩阵时，利用从一个状态到一个相继状态的每个路径的状态转移量度加权来构成格栅。在接收信号结束时，当格栅结束时，解码器贯穿该格栅反向跟踪并选择通过格栅的具有最佳累积状态转移量度的路径。该选择路径中的状态为发射序列提供最大似然序列估算。