[发明专利]一种用于异步电路的输出指示方法及其实现电路

说明书

本发明属于集成电路设计技术领域，是一种用于异步电路的输出指示方法及其实现电路的设计。

同步电路是当今集成电路设计的主流，大多数的数字电路系统都采用同步设计形式，在一个全局时钟的控制下进行工作。与之相反，异步电路不采用全局时钟，各模块通过局部握手信号进行模块间的通讯。由于异步电路能较好地解决在现今存在于IC设计中的许多问题，例如电路的功耗问题、全局时钟引起的Clock Skew问题等，对它的研究成了当今集成电路设计中的一个很重要的新课题。而且可以预料的是，随着制造工艺进一步的发展，异步电路设计将会引起越来越多的重视和研究。由于现有的异步CAD工具还不成熟，故异步电路设计也是一个具有挑战性的研究课题。

由于异步电路没有全局时钟来协调各部分的工作，故各模块之间通过握手信号来告诉其它模块的工作状态就显得非常重要了。异步电路按其握手信号用何种方式来表示此模块的工作与运算已结束且模块输出值已为有效值的输出来分，可分为两种：

一种是Self-Timed逻辑，使用带冗余的逻辑表达式来表示信息，其中的一些输出值的组合表示此输出数值是有效值，另一些输出值的组合表示此时输出无效，数据还未被准备完毕。因此，在Self-Timed逻辑中，通过判断输出值，即可知道此时输出数据是否有效，即输出有效与否的判据是隐藏在输出数据中的。通常可用双轨编码方式来实现Self-timed逻辑，或观察电路中所有的节点是否发生了变化，由此来判断有效的数据是否已产生。

另一种是Bundled-Data逻辑，采用传统的逻辑表达式，但是另包括一根附加的控制线，由此线来指示输出有效的时刻。通常，控制线上使用延迟匹配，即控制线上信号的变化要通过的延迟不小于模块中组合逻辑功能块的延迟。

利用Self-timed逻辑，可设计“延迟不敏感型”的异步电路，它工作的正确性与任何逻辑门和线上的延迟都无关，电路的有效输出始终是正确的(当然速度较慢的门和线会引起有效输出的延迟)。同时，它的速度较快，可靠性较强，这都这是它的优势。然而，此方法采用的冗余逻辑的结构耗费太大，它所花费的芯片面积几乎是标准单轨编码逻辑的两倍，使得电路的功耗大大增加，与当今电路的低功耗要求是不符合的。而采用Bundled-Data逻辑的电路，虽然与相对应的同步电路比起来面积增加不多，但它的延迟匹配方法不能设计出“延迟不敏感型”的电路，它所设计的电路的正常工作是与工艺有关的，且延迟固定，不能发挥出异步电路速度较快的优点。随着半导体制造工艺的发展，深亚微米工艺会使电路中连线上的延迟更大，片内的延迟更难控制，故采用Bundled-Data逻辑的电路在未来将不会有太多的应用，而SELF-TIMED逻辑将会受到越来越多的重视和研究。

本发明的目的在于提出一种能够适应电路低功耗要求，又能够适合于设计高性能异步电路的用于取指过程的输出指示方法及其实现电路。

在实际的程序中，若在每条指令后加两位的冗余识别位，可将每条指令与它相邻的每条指令辨别开。故只要观测两位识别位是否发生了变化，就可知道新的指令是否已取出。

对一个程序，可用如下方式进行识别位的设置：

1、考察并确定每条指令的度数(即与之相连的边数，包括输入边和输出边)，得到程序的“图”(图中的每个节点即为程序中的每句指令)。其中根据程序的特点，每条指令的度数可大致分析如下：中断可能发生在任何时候，故实际情况下每条程序都有一条输出边指向中断服务程序的入口，理论上也应有一条输入边是与中断服务程序的返回指令相连。但是由于中断结束后，程序返回到的是原来发生中断的下一条指令，故实际上每条程序只可能和中断服务有一条边，或是指向中断服务程序的入口，或是从中断返回语句有一条输出边。另外，每条程序(除了第一条和最后一条)都有上一条和下一条程序，故每个节点已有至少3条边，即度数至少为3。另外如条件跳转等指令，它的下一条指令有两种可能性，故它有两条输出边，度数至少为4。而一个被反复调用的子程序，它的第一条指令可能有许多条输入边，它的最后一条程序可能有许多条的输出边，这些节点的度数会相当大。