[发明专利]利用延迟锁定环的延迟元件

说明书

本发明涉及延迟电路，更具体地说，涉及利用延迟锁定环来产生用于匹配其它电路中的延迟的数字指针的延迟元件。

延迟锁定环(DLL)用于把周期性的输入信号与输出信号进行比较。用这种方法可以把信号之间的相位差调整到接近零。参考图1，图中示出传统的DLL 10。输入信号CKin输入到延迟线12和相位比较器14。利用相位比较器14把输出信号CKout与输入信号CKin进行比较。相位比较器14调整或调节延迟线12，以便在输入信号和输出信号之间形成零相位差。当输入信号CKin和输出信号CKout之间的延迟达到时钟周期T或者其倍数(kT，其中k是自然数)时，延迟线12处在稳定状态。例如，DLL 10可以用来使指定的集成电路上的输入时钟与输出时钟同步。

参考图2，图中示出DLL的应用。DLL 20包括由接收机22引入的和由驱动器24引入的延迟。这些延迟由延迟元件26进行补偿。延迟元件26在反馈回路中提供延迟补偿，其中，＝R+D。R是由接收机22引入的延迟，而D是由驱动器24引入的延迟。当分别用CKin和CKout表示的输入和输出时钟的相位差成为2kT时，即，当输入和输出信号之间的延迟等于时钟周期的倍数，即kT时，输入和输出时钟同步。于是，相位比较器14检测到其两个输入信号26和27之间的无相位差。与输入时钟(CKin)相比较，输入信号26具有延迟R。与输入时钟(CKin)相比较，输入信号27具有延迟kT+R，其中T是时钟周期。就图2所显示和描述的而论，调整延迟线控制信号(指针)30，直至输入信号26和27同步为止。

现在参考图3，图中说明DLL的更专门的应用。电路40用来使输出数据流DQout同步。利用DLLCLK信号将输出数据DQ锁存在D型触发器(DFF)中。所述延迟是接收机延迟R、驱动器延迟D和由触发器DFF引入的延迟的总和。

参考图4，利用DLL将时钟频率乘2，可以使图3的电路40适合于提供双倍数据速率输出。如上所述，DLL系统50产生具有双倍输入时钟频率的时钟信号，使得输出数据(DQout)与输入时钟(CKin)同相。为了实现这一点，从输入时钟信号CKin衍生出两个时钟信号。第一衍生信号具有kT-D的延迟，其中D是“或”门52、触发器DFF和输出驱动器24的延迟的总和。第二衍生时钟信号具有(3kT/2)-D的延迟。第一和第二衍生时钟信号两者都输入到“或”门52。对于第二衍生信号，使用第二延迟线54，后者受控于来自相位比较器14的指针P/2(具有控制延迟线12的指针P的值的一半)。引入延迟元件57，以便向输入信号53提供延迟。在这种情况下，DLL是数字式的，这意味着可以通过丢弃(dropping)最低有效位(LSB)来将指针P除以2。这确保了由延迟线54引入的延迟是由延迟线12引入的延迟的一半。

由延迟线12引入的延迟是kT-D-R。由延迟线54引入的延迟是(kT-D-R)/2。因此，在“或”门52的输入端53输入的信号的延迟是(kT-D)+(kT-D-R)/2+(R+D)/2＝(3kT/2)-D。这确保在输入端53上产生具有相对于输入端55上的第一时钟的180°相移的第二时钟。

与DLL系统50有关的问题是：使延迟元件跟踪接收机和驱动电路的所有操作和温度变化是困难的。同样，产生跟踪这种延迟的一半的电路以便双倍数据速率甚至更加困难。

因此，存在对于包含延迟锁定环的延迟元件的需求，所述延迟锁定环提供对于在电路中引入的延迟的更好的跟踪。还存在对于提供对半延迟时钟信号的延迟锁定环电路的需求。

根据本发明，延迟锁定环包括一种延迟线，后者用来按照控制信号、通过该延迟线提供延迟，所述延迟线跨接在输入节点和输出节点之间。延迟元件连接到所述输入节点，所述延迟元件用来向来自所述输入节点的的输入信号提供预定的延迟，以便提供延迟后的输入信号。相位比较器连接到输出节点和延迟元件，用来比较输出信号和延迟的输入信号之间的相位差，并且用来向延迟线输出控制信号，使得所述延迟线向跨接在所述输入和输出节点的延迟线提供预定的延迟值。

在各替代的实施例中，控制信号最好是数字信号。可以把所述控制信号发送到其它电路。可以对所述控制信号进行算术处理，以便提供能够向其它延迟线提供正比于控制信号的延迟的变更后的控制信号。所述延迟线可以包括受控于所述控制信号的晶体管。输入信号最好是时钟信号。延迟锁定环可以包括用于存储的寄存器，以便存储所述控制信号。