[发明专利]差动读出放大器电路和使用该电路的动态逻辑电路

说明书

本发明涉及一种在CMOS半导体集成电路中使用的差动读出放大器，并涉及一种应用该电路的动态逻辑电路。

这里，“动态逻辑电路”的意思是指一种在两个状态、即用于预置多个内部结点电位的“空状态(idle phase)”和用于根据输入信号评估所述逻辑并根据一个时钟或其它控制信号规定输出结点电位的“工作状态(working phase)”之间转换的逻辑电路。

图1示出了传统差动读出放大器电路结构的一个例子(参看DineshSomeseckhar和Kaushik Roy的“差动电流开关逻辑：低功率DCVS的逻辑家族”，IEEEJSSC 1996年7月第31卷第7号第981-991页)。

如图1所示，差动读出放大器电路10具有P-沟道MOS(PMOS)晶体管PT11到PT13、n-沟道MOS(NMOS)晶体管NT11到NT15、逻辑输入端TF和TFX、逻辑输出端TH和THX、时钟输入端TCLKX和用于指出所述逻辑定义的完成信号使用输出端TDONE。

PMOS晶体管PT11的源极被连接到电源VDD的电源线上，而其漏极被连接到PMOS晶体管PT12和PT13的源极以及完成信号使用输出端TDONE。

PMOS晶体管PT12和NMOS晶体管NT11的漏极和栅极被彼此连接以构成反相器INV11。

反相器INV11的输出结点是由PMOS晶体管PT12和NMOS晶体管NT11的连接点构成的，而反相器INV11的输入结点ND12是由其栅极的连接点构成的。

类似的，PMOS晶体管PT13和NMOS晶体管NT12的漏极和栅极彼此相连以构成反相器INV12。

反相器INV12的输出结点ND13是由PMOS晶体管PT13和NMOS晶体管NT12的漏极连接点构成的，而反相器INV12的输入结点ND14是由其栅极的连接点构成的。

NMOS晶体管NT11和NT12的源极接地。

反相器INV11的输出结点ND11被连接到反相器INV12的输入结点ND14和逻辑输出端TH，而反相器INV12的输出结点ND13被连接到反相器INV11的输入结点ND12和逻辑输出端HX。

再有，NMOS晶体管NT15被连接在反相器INV11的输入结点ND12和反相器INV12的输入结点ND14之间，换言之，被连接在NMOS晶体管NT11的栅极和NMOS晶体管NT12的栅极之间。

再有，NMOS晶体管NT13被连接在逻辑输出端TH和逻辑输入端TF之间，而NMOS晶体管NT14被连接在逻辑输出端THX和逻辑输入端TFX之间。

再有，PMOS晶体管PT11的栅极和NMOS晶体管NT15的栅极被连接到时钟输入TCLKX端，NMOS晶体管NT13的栅极被连接到反相器INV11的输入结点ND12，和NMOS晶体管NT14的栅极被连接到反相器INV12的输入结点ND14。

具有上述结构的差动读出放大器电路10是在上述文本中描述的DCSL(差动电流开关逻辑电路)3型的读出放大器电路。

下面，将结合图2和图3所示的仿真波形解释所述差动读出放大器电路10的操作。

注意，状态从所述空状态转换到所述工作状态的基点被假设是时钟CLK的上升沿。在DCSL3型的读出放大器电路中，控制信号的下降沿被形成为到所述工作状态的所述基点，因此，在下面的解释中，引入所述时钟的反相信号CLK_X，并在解释中使用。

图2示出了DCSL3型读出放大器电路在所述时钟CLK上升沿处、即在所述时钟的反相信号CLK_X的下降沿处的工作波形(仿真结果)。换言之，图2示出了在时钟CLK_X的下降沿处状态从所述空状态到所述工作状态的转换处理以及因此而规定所述逻辑的处理。

另外，图3示出了所述DCSL3型读出放大器电路在时钟CLK的下降沿处、即在所述反相时钟信号CLK_X的上升沿处的操作波形(仿真结果)。

在图2和图3中，横坐标指出时间，纵坐标指出电压。

如图2所示，在所述差动读出放大器10中，当反相时钟信号CLK_X具有逻辑“1”和状态是所述空状态时，所述逻辑输出H和H_X不变成完全电位“0”伏，精确地说是使所述MOS的阈值量上升。

这些逻辑输出H和H_X的电平、即逻辑输出端TH和THX的电位也被传输给NMOS晶体管NG13和NT14的栅极，借此，NMOS晶体管NT13和NT14被截止。

由于这个原因，呈现出一种状态，在该状态下，一个没有示出的连接到所述逻辑输入端TF和TFX的逻辑树和所述读出放大器10被电断开。