[发明专利]延迟线的频率范围微调

说明书

本公开涉及延迟线，特别涉及一种用于微调数据通路的频率范围的装置，该数据通路采用了具有向下分类性能(down sort capability)的延迟锁定闭环电路。

延迟锁定闭环电路(DLL)能够把周期性输入信号与输出信号进行比较。在此方式下，两个信号的相位差能够接近于零。参考图1是一个常规的DLL10。输入信号CKin是输入到延迟线12和相位比较器14的。通过采用相位比较器14使输出信号CKout与输入信号CKin进行比较。延迟线12在相位比较器14的调节下，使得输入信号与输出信号之间的相位差为零。当在输入信号CKin与输出信号CKout之间的延迟达到一个时钟周期T或其倍数KT时，延迟线12就稳定了(KT，此处K是一个自然数)。例如，在给定的集成电路上，采用DLL10可以使输入时钟与输出时钟同步。

参考图2，其是一个DLL电路的应用。DLL20中的延迟是由接收装置22和驱动装置24引入的。该延迟由延迟元件26来补偿。延迟元件26补偿了反馈回路中@的延迟，此处@＝R+D.R是由接收装置22引入的延迟；而D是由驱动装置24引入的延迟。当其相位差变为2Kβ，也就是说，当输入信号与输出信号之间的延迟等于时钟周期的倍数即KT时，输入时钟与输出时钟，Ckin与CKout分别同步。这时，相位比较器14检测出它的两个输入26和27之间的相位差为零。输入26与输入时钟(Ckin)相比延迟为R；输入27与输入时钟(Ckin)相比延迟为KT+R，此处T是时钟周期。在图2所示和说明的情况下，延迟线的控制信号(指针)30不断调节直到输入26和27之间同步。

参考图3，其是DLL电路的具体应用。采用电路40使输出数据流DQout同步。通过DLLCLK信号，输出数据DQ被锁存在D触发器(DFF)中。该延迟是接收装置的延迟R、驱动装置的延迟D以及由触发器DFF引入的延迟的总和。

延迟锁定闭环电路(DLL)的频率范围可通过如下方法计算出来。DLL电路的最大频率对应着延迟线的最小延迟Dmin，该最小延迟对应着图3中箭头30处的最小值。KT＝R+Dmin+D或者Fmax＝K/(R+Dmin+D)。通过增加接收装置22的速度，或者在数据通路中使延迟变小，这个延迟是延迟线12的插入延迟，或者通过同步到周期T的倍数，均可得到高频。在高频工作方式下，延迟线引入的延迟将很小。这表明应选择非常小的延迟步长来减少电路信号的抖动。

DLL电路的最小频率对应着延迟线12的最大延迟Dmax，该最大延迟对应着箭头30处的最大值。KT＝R+Dmax+D或者Fmin＝K/(R+Dmax+D)。

有些场合下需要采用低频工作方式。联合电子器件工程委员会(JEDEC)要求器件能够在标称频率的二分之一的频率下正常工作。(参考JC-42·3C，RAM Timing分会和Parametrics，Albuquerque，新墨西哥，1998·6·3)。例如，100兆赫兹的芯片应能够在50兆赫兹的频率下正常工作。这个要求与芯片的高频工作方式相矛盾。在高频工作方式下，延迟线12中的延迟元件会很小，以至于在芯片运行的过程中，调节延迟线引入的抖动最小。在低频工作方式下，延迟线12引入的延迟会非常高。由于单位延迟非常小，在这种情况下，必须采用长延迟线。至于数字式DLL电路，为确保正常运行需要更多的控制位(箭头处信号就需更多的控制位)。还有，在芯片上需要给延迟线更多的布线区。假如芯片上有沟道长度较短的元件(如晶体管)，那么，对于JEDEC中对低频工作方式的要求是非常难以满足的。当延迟线中有短沟道元件时，延迟线中每一个元件的单位延迟会更小，这表明，由延迟线引入的总延迟将更小，也表明最小工作频率将变大。

参考图4，其是一个典型的延迟线70。该延迟线70带有延迟控制电路72，它输入由相位比较器14(图1-3)产生的数字字。该数字字使能2∶1多路复用器的合适多路复用器74。根据数字字的数位值(place value)分级配置多路复用器74。延迟线的输入(IN)是一个周期性信号，比如时钟信号，并且把该信号加到多个延迟单元76上。这些延迟单元76都有一对反相器，用于把适当的延迟传送给输入周期性信号。这些反相器由恒压电源提供电能。根据控制电路72中的数字字触发的多路复用器74来设置延迟线70中采用的延迟单元76的数目。从输入(IN)到输出(OUT)，通过预定数目的反相器组，2∶1多路复用器组成的电路会提供一个合适的延迟，以使得输入信号与输出信号基本上同步。